DE19511846C2 - Zweikanalige EEPROM-Grabenspeicherzelle auf SOI und Verfahren zur Herstellung derselben - Google Patents

Zweikanalige EEPROM-Grabenspeicherzelle auf SOI und Verfahren zur Herstellung derselben

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Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Grabenspeicherzelle mit floatender Gate-Elektrode in einem elektrisch löschbaren, programmierbaren Festwertspeicher (EEPROM).
Hintergrund der Erfindung
Elektrisch löschbare, programmierbare Festwertspeicher- (EEPROM) Zellen sind Flash-Speicher-Bauelemente, die floatende Gate- und Steuergate-Elemente zusammen mit Programmier- und Löschverfahren ausgeführt durch Fowler-Nordheim-Tunneln durch ein dünnes Di­ elektrikum verwenden.
Leistungsparameter wie Programmlösch- und Lesegeschwindigkeit, Zellengröße und Betriebsspannung sind wichtige Gesichtspunkte beim Entwurf von EEPROM-Zellen.
Die Anwendung des Fowler-Nordheim-Tunnels (FN) anstatt der In­ jektion energiereicher Ladungsträger in den Kanal zum Program­ mieren und Löschen reduziert die Verlustleistung und ermöglicht es, eine größere Anzahl von Zellen in derselben Zeit zu program­ mieren.
EEPROM-Zellen mit Fowler-Nordheim-Tunnelns werden in dem U.S.-Patent 5 045 490 vom 3. September 1991 von Esquivel et al. mit dem Titel "METHOD OF MAKING A PLEATED FLOATING GATE TRENCH EPROM" beschrieben. Dieses Patent gibt ein EEPROM-Bauelement und ein Verfahren zur Herstellung eines EPROMs mit verstärkter kapa­ zitiver Kopplung an. Es werden vergrabene Speicherzellen verwen­ det, von denen jede ein in gefalteter Form ausgebildetes, float­ endes Gate enthält, um den Kopplungsgrad mit dem Steuergate zu vergrößern. Als ein Ergebnis dessen können eine höhere Program­ miergeschwindigkeit und eine vergrößerte Zellendichte bei gege­ bener Programmierspannung erreicht werden. Die Ausbildung der Bitleitungen entlang der Grabenwände führt zu geringeren Bitlei­ tungswiderständen bei einer gegebenen Zellendichte.
Das U.S.-Patent 5 071 782 vom 10. Dezember 1991 von Moru mit dem Titel "VERTICAL MEMORY CELL ARPAY AND METHOD OF FABRICATION" offenbart eine vertikale Speicherzellen-EEPROM-Matrix, die eine vertikale Speicherzellenstruktur mit floatendem Gate verwendet, welche mit reduzierter Zellenfläche und Kanallänge hergestellt werden kann. Die vertikale Speicherzellen-Speichermatrix enthält mehrere Zeilen vergrabener Schichten, die vertikal gestapelt angeordnet sind - eine Drain-Bitleitung über einer Source-Masse­ leitung definieren eine dazwischen liegende Kanalschicht. In jeder Bitleitungszeile werden Gräben in einer ausgewählten An­ ordnung ausgebildet, die durch die Drain-Bitleitung und die Ka­ nalschicht verlaufen und mindestens teilweise in die Source-Mas­ seleitung hinein, wodurch entsprechende Source-, Drain- und Ka­ nalgebiete neben jedem Graben definiert werden. Die Matrix kann kontaktlos, halbkontaktiert oder vollkontaktiert gefertigt wer­ den und liefert verkürzte Zugriffszeiten bei einer vergrößerten Zellenfläche.
Das U.S.-Patent 5 057 446 vom 15. Oktober 1991 von Goll et al. mit dem Titel "METHOD OF MAKING AN EEPROM WITH IMPROVED CAPACI­ TIVE COUPLING BETWEEN CONTROL GATE AND FLOATING GATE" beschreibt eine integrierte Schaltung, die eine verbesserte kapazitive Kopplung bereitstellt und eine erste Leitung, eine zweite Lei­ tung und eine dritte Leitung enthält. Die zweite Leitung und die dritte Leitung sind nebeneinander angeordnet, getrennt durch ein Isolationsgebiet. Die erste Leitung kontaktiert die dritte Lei­ tung und erstreckt sich über einen Teil der dritten Leitung. Die erste und die dritte Leitungen sind durch ein Isolationsgebiet voneinander getrennt. Eine an die erste und zweite Leitung ange­ legte Spannung wird kapazitiv auf die dritte Leitung übertragen.
Das U.S.-Patent 5 055 898 vom 8. Oktober 1991 von Beilstein, Jr., et al. mit dem Titel "DRAM MEMORY CELL HAVING A HORIZONTAL SOI TRANSFER DEVICE DISPOSED OVER A BURIED STORAGE NODE AND FA­ BRICATION METHODS THEREFOR" offenbart eine Halbleiter-Speicher­ zelle und Verfahren zur Herstellung derselben, die ein Substrat und eine Vielzahl von Grabenkondensatoren enthält, die zuminde­ stens teilweise innerhalb des Substrates ausgebildet werden und dielektrisch von diesem isoliert sind. Ein Silicium-auf-Isola­ tor-Gebiet umfaßt eine Siliciumschicht, die sich auf einem Iso­ lator befindet. Die Siliciumschicht ist in eine Vielzahl von Gebieten aktiver Bauelemente unterteilt, von denen jedes über einem der elektrisch leitenden Gebiete angeordnet ist. Jedes der aktiven Bauelementegebiete ist an eine darüber liegende erste Elektrode oder Wortleitung angeschlossen, um einen Gateknoten eines Zugriffstransistors zu bilden, an eine zweite Elektrode oder Bitleitung, um einen Sourceknoten des Zugriffstransistors zu bilden und an den darunter liegenden Grabenkondensator, um einen Drainknoten des Zugriffstransistor zu bilden. Die Wortlei­ tung umfaßt ein Paar entgegengesetzt stehender, elektrisch iso­ lierender, vertikaler Seitenwände, und der Sourceknoten und der Drainknoten von jedem Zugriffstransistor umfassen je einen elek­ trischen Leiter, der auf einer der vertikalen Seitenwände aufge­ bracht ist. Die Speicherzellenmatrix enthält desweiteren eine Struktur zur Kopplung der Gebiete aktiver Bauelemente mit dem Substrat, um den Effekt eines floatenden Substrates zu reduzie­ ren oder zu eliminieren.
Das U.S.-Patent 5 049 956 vom 17. September 1991 von Yoshida et al. mit dem Titel "MEMORY CELL STRUCTURE OF SEMICONDUCTOR MEMORY DEVICE" offenbart einen EPROM-Speicher, worin ein Draingebiet, ein Kanalgebiet und ein Sourcegebiet in senkrechter Richtung zur Oberfläche eines Halbleitersubstrates ausgebildet sind. Es wird ein Graben bereitgestellt, der das Draingebiet und das Kanalge­ biet durchdringt und bis in das Sourcegebiet reicht. In dem Gra­ ben sind in senkrechter Richtung zur Oberfläche des Halbleiter­ substrates ein floatendes Gate und ein Steuergate ausgebildet.
Das U.S.-Patent 5 077 232 vom 31. Dezember 1991 von Kim et al. mit dem Titel "METHOD OF MAKING STACKED CAPACITOR DRAM CELLS" gibt ein Verfahren zur Herstellung eines kombinierten Stapel-Graben-Kondensators an, das die Bildung eines Grabens im Halb­ leitersubstrat einschließt. In dem Graben werden aufeinanderfol­ gend und kontinuierlich eine leitfähige Schicht, die als erste Elektrode verwendet wird, ein dielektrischer Film und eine wei­ tere Leiterschicht, die als eine zweite Elektrode verwendet wird, abgeschieden. Die zwei leitfähigen Schichten und der da­ zwischen liegende dielektrische Film werden dann geätzt, um eine Kondensatorstruktur zu bilden. Entlang der Kante der Kondensa­ torstruktur wird eine isolierende Schicht ausgebildet, und dann wird eine dritte leitfähige Schicht über der gesamten Struktur ausgebildet.
Das Japanische Patent JP 04-25077 vom 28. Januar 1992 von Naka­ nishi mit dem Titel "SEMICONDUCTOR NONVOLATILE MEMORY" offenbart eine isolierende Dickschicht, die auf einem Halbleitersubstrat einer Flash-EEPROM-Speicherzelle ausgebildet wird und wobei durch die Schicht ein p-leitendes Gebiet für ein Halbleiterbau­ element ausgebildet wird. N+-leitende Source- und Draingebiete werden innerhalb der Schicht so angeordnet, daß sie das Gebiet dazwischen halten. Desweiteren wird ein das Gate isolierender Film aus einem dünnen Siliciumoxid auf dem Gebiet ausgebildet. Innerhalb des Films wird eine floatende Gate-Elektrode aus Poly­ silicium bereitgestellt. Weil als Halbleitersubstrat ein SOI-Substrat verwendet wird, ist das das Halbleiterbauelement bil­ dende Gebiet elektrisch unabhängig erdfrei bei jeder Speicher­ zelle, und daher wird ein Substratstrom verhindert.
EP 0 562 307 beschreibt eine EEPROM-Grabenspeicherzelle und ein dafür geeignetes Herstellverfahren. Ausgewählte Bereiche einer Siliziumschicht werden entfernt, um Gräben zwischen den verbleibenden Bereichen der Siliziumschicht in den Gebieten auszubilden, wo ausgewählte Bereiche der Nitrid- und Siliziumdioxidschichten entfernt worden sind. Die verbleibenden Bereiche der Siliziumschicht stellen die Source- und Draingebiete an je einer Seite der Gräben bereit. Nach dem Aufwachsen eines Oxids an den vertikalen Seiten der verbleibenden Siliziumschichtbereiche wird in den Gräben eine dotierte Polysiliziumschicht ausgebildet, die die floatenden Gategebiete in den Gräben darstellt. Die japanische Patentanmeldung JP 6-112 503 beschreibt ebenfalls eine Grabenspeicherzelle, deren Substrat jedoch nicht aus Isolationsmaterial besteht. Eine dünne Isolatorschicht trennt die Grabenstruktur vom Halbleitersubstrat. Die Sourcegebiete und Draingebiete dieser Zelle sowie die Kanäle sind auf verschiedenen parallel zur Substratoberfläche verlaufenden Ebenen angeordnet. Der Gatebereich ist an tiefergelegener Stelle im Substrat ausgebildet.
Zusammenfassung der Erfindung
Ein EEPROM mit Fowler-Nordheim-Tunneln erfordert, um die Elek­ tronen durch das Oxid zwischen Steuer- und floatenden Gates zu beschleunigen, normalerweise eine höhere Spannung und folglich eine größere Versorgungsspannung oder einen hohen Kopplungsgrad. Ein hoher Kopplungsgrad kann durch maßstäbliches Verringern der Oxiddicke zwischen Steuergates und floatenden Gates oder durch Vergrößern der überlappenden Fläche zwischen floatendem Gate und Feldoxid erreicht werden. Das maßstäbliche Verringern der Oxid­ dicke zwischen Steuer- und floatenden Gates setzt die Haltezeit der EEPROM-Zellen herab und das Vergrößern der überlappenden Fläche zwischen floatendem Gate und Feldoxid führt zum Anwachsen der Zellengröße. Schließlich kann ein Vergrößern der FN-Tunnel­ fläche die Programmgeschwindigkeit und die Löschgeschwindigkeit verbessern, vergrößert aber auch die Zellenabmessungen.
Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine verbesserte EEPROM-Zellenstruktur und ein Herstellungsverfahren dafür bereitzustellen, die eine hohe Programm- und Löschgeschwindigkeit, sowie einen hohen Kopplungsgrad und eine niedrige Betriebsspannung ohne Anwachsen der Zellengröße gewähr­ leisten.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine verbesserte EEPROM-Zellenstruktur bereitzustellen, die eine Zel­ le mit doppelten Kanälen aufweist.
Kurze Beschreibung der Zeichnungen
Das oben bekannt gegebene und andere Merkmale der vorliegenden Erfindung werden in der nachfolgenden detaillierten Beschreibung der Erfindung verdeutlicht werden, wenn diese im Zusammenhang mit den anhängenden Zeichnungen gelesen wird, worin:
Fig. 1 eine schematische Draufsicht einer EEPROM-Zellenmatrix ist, die doppelte Kanalgebiete und floatende Gates und Steuerga­ tes gemäß der Prinzipien der vorliegenden Erfindung besitzt.
Fig. 2 eine schematische Seitenansicht ist, die entlang eines ersten Schnitts der in Fig. 1 gezeigten EEPROM-Zellenmatrix ver­ läuft.
Fig. 3 eine schematische Seitenansicht ist, die entlang eines zweiten Schnitts der in Fig. 1 gezeigten EEPROM-Zellenmatrix verläuft.
Fig. 4 eine schematische Seitenansicht ist, die entlang eines dritten Schnitts der in Fig. 1 gezeigten EEPROM-Zellenmatrix verläuft.
Die Fig. 5 bis 11 schematische Seitenansichten der in Fig. 1 gezeigten EEPROM-Zellenmatrix während verschiedener Stadien des Herstellungsprozesses sind.
Detaillierte Beschreibung der Erfindung
Bezugnehmend auf Fig. 1 wird eine Draufsicht einer EEPROM-Matrix dargestellt. Entlang AA′, BB′ und CC′ sind Querschnitte angedeu­ tet und diese werden in den Fig. 2, 3 beziehungsweise 4 darge­ stellt.
Die Herstellungsschritte des Verfahrens der vorliegenden Erfin­ dung werden mit Bezug auf die Fig. 5 bis 11 beschrieben. Der Prozeß beginnt entsprechend Fig. 5 mit einer Silicium-auf-Isola­ tor-(SOI) Struktur, die eine Siliciumdioxidschicht 10 und eine Siliciumschicht 12 umfaßt. Die SOI-Struktur kann durch Sauer­ stoffimplantation in die Siliciumschicht 12 (bekannt als SIMOX-Prozeß) oder gebundene SOI hergestellt werden. Eine Schicht Si­ liciumdioxid 14, welche 10 nm dick sein könnte, wird auf der Schicht 12 abgeschieden und auf der Oxidschicht 14 wird bei­ spielsweise durch LPCVD eine Nitridschicht 16 aufgebracht, die 20 nm dick sein könnte. Dann wird eine Photolackschicht 18 auf die Nitridschicht 16 aufgebracht. Der Photolack wird durch einen konventionellen lithografischen Belichtungs- und Ablösungsprozeß strukturiert und als Ätzmaske verwendet. Die Struktur wird ge­ ätzt, um ausgewählte Teile des Oxids 14 und des Nitrids 16 bis hinab auf die Oberfläche der Siliciumschicht zu entfernen, wie in Fig. 6 gezeigt.
Das Photolackmaterial 18 wird dann entfernt, und unter Verwen­ dung der verbleibenden Nitrid-/Oxidschichten 16 und 14 als Maske wird die Siliciumschicht 12 geätzt. An diesem Punkt des Prozes­ ses werden nach Stand der Technik die geätzten Löcher mit einem Isolationsoxid gefüllt. Statt dessen läßt man in der vorliegenden Erfindung wie in Fig. 7 dargestellt eine Oxidschicht 20, welche 7 nm dick sein könnte, an allen vier Seiten der Löcher aufwach­ sen, um das Gateoxid zu erzeugen. Das Oxid 20 kann in einem Ofen bei 850°C oder durch RTA bei 1000°C gebildet werden.
Somit wird die Zelle in dem Isolationsgebiet vergraben. Es dient als Speicherzelle sowie als Isolierung zwischen Source und Drain. Dies ist eine Schlüsseleigenschaft, die eine hohe Dichte gewährleistet.
Eine dünne Polysiliciumschicht 22, beispielsweise 150 nm dick, wird wie in Fig. 8 dargestellt auf die Struktur aufgebracht und dotiert, um ein floatendes Gate bereitzustellen.
Die Struktur wird dann wie in Fig. 9 dargestellt bis auf die Oberfläche der Nitridschicht 16 abgeschliffen und es wird eine Oxid-/Nitrid-/Oxid-Schicht (ONO) 24, beispielsweise 5 nm aus SiO₂, 10 nm aus Si₃N₄ und 5 nm aus SiO₂ wie in Fig. 10 dargestellt auf die Struktur aufgebraucht. Es ist zu beachten, daß die Lö­ cher oder Gräben selbst-ausrichtend mit den floatenden Gates sind.
Eine Polysiliciumschicht 26, beispielsweise 1500 Ångström dick, wird unter Verwendung einer Maske auf die ONO-Schicht aufge­ bracht, um wie in Fig. 2 dargestellt eine Wortleitung auszubil­ den. Die gebräuchlichen Spannungsquellen werden, wie es dem Stand der Technik entsprechend bekannt ist, zur Bereistellung eines EEPROM-Bauelementes mit der Struktur von Fig. 2 verbunden. Wenn an die Wortleitung 26 die Spannung angelegt wird, wird ein aktives Gebiet entlang der vertikalen Seiten des Siliciums 12 erzeugt, welches die Kanäle bildet.
Fig. 11 ist eine detaillierte Ansicht eines Abschnittes von Fig. 2, die innerhalb einer Zelle einen Kanal 1 und einen Kanal 2 (d. h. einen doppelten Kanal) mit den zugeordneten aktiven Gebie­ ten zeigt. Ein wichtiges Merkmal besteht darin, daß Kanal 1 und Kanal 2 symmetrisch sind und zu derselben Zelle gehören. Dies ergibt den doppelten Strom. Anders ausgedrückt, die Lesezeit (Zugriff) und die Programmierzeit werden halbiert, weil beide Kanäle durch dasselbe floatende Gate 22 erzeugt werden, das in den Graben hineingefaltet ist, der nach dem Stand der Technik normalerweise mit Isolationsoxid gefüllt ist und damit im Ergeb­ nis dessen dort nur ein einzelner Kanal vorhanden ist.
Nun bezugnehmend auf Fig. 3 wird eine Ansicht der Struktur ent­ lang des Schnitts BB′ dargestellt, der die Anordnung der Source- und Drainelemente zeigt, die in dem Siliciummaterial 12 ausge­ bildet und durch den Kanal getrennt sind. In Fig. 4 wird der Schnitt CC′ dargestellt, der die Source- und Drainelemente (Bit­ leitungen) im Silicium 12, die floatenden Gates 22 und die Steuergates 26 (Wortleitungen) zeigt, die in die Gräben gefaltet sind und an den Wänden der Gräben das Gateisolationsoxid 20, das die doppelten Kanäle ermöglicht. Das Oxid an diesen zwei Wänden (Source und Drain) wirkt als Isolation. An den anderen zwei Wän­ den (an den Kanal angefügt) wirkt es als Gateoxid.
Die vorliegende Erfindung, wie dargestellt, gewährleistet durch das Oxid an den vier Seiten des Grabens die Isolation, während noch Raum für das floatende Gate und das Steuergate (Wortlei­ tung) 26 bereitgestellt wird. Bei der in Fig. 11 dargestellten Transistorstruktur führt die Spannungsdifferenz zwischen den Source- und Drainelementen (Bitleitung) zu einem Stromfluß (senkrecht zur Zeichnungsebene) von Source zu Drain, der nicht den gesamten Kanal beansprucht. Wenn der Transistor eingeschaltet ist, sind beide aktiven Gebiete "ein", weil sie zu einem floatendem Gate symmetrisch sind und das Oxid an den Wänden des Grabens gewähr­ leistet die Isolation, die Kurzschlüsse verhindert.
Was hier beschrieben worden ist, ist eine neue Struktur und ein neuartiges Herstellungsverfahren für eine EEPROM-Zelle, die dop­ pelte Kanalgebiete und in einen Graben gefaltete floatende Gates und Steuergates besitzt. Weil die Zelle auf einer SOI-Schicht aufgebaut wird, ist ein Schlüsselmerkmal, daß der untere Teil des floatenden Gates an das Oxid angefügt ist, was einen hohen Kopplungsgrad gewährleistet. In dem Graben sind die floatenden Gates an den entsprechenden Seitenwänden an die leitfähigen Ka­ näle angefügt. An den anderen zwei seitenwänden ist das floatende Gate an die Source- und Drainelemente (Bitleitung) angefügt. Diese zwei Seitenwände können als die Injektionsgebie­ te für das FN-Tunneln zwischen Source/Drain und dem floatendem Gate oder als Isolationsgebiete zwischen den Bitleitungen ver­ wendet werden.
Die vorgeschlagene Zelle überwindet die oben erwähnten Probleme dadurch, daß sie die folgenden neuartigen Eigenschaften besitzt. Die Eigenschaft einer hohen Programmier-/Löschgeschwindigkeit.
Weil das FN-Tunneln (Programmieren und Löschen) an den zwei Sei­ tenwänden des Grabens zur Source und zum Drain stattfindet, kann die Programmier-/Lese-/Löschgeschwindigkeit durch Vergrößern der Grabentiefe erhöht werden, während die Zellengröße konstant ge­ halten wird. Selbst wenn die Injektion energiereicher Ladungs­ träger in den Kanal als Programmiermechanismus verwendet wird, wird die Geschwindigkeit erhöht, weil die Ladungsträger von den zwei Seitenwänden des Grabens in die Kanalgebiete (doppelte Ka­ näle) injiziert werden können.
Die Eigenschaft eines hohen Kopplungsgrades und niedriger Be­ triebsspannung. Bei konstanter Größe kann der Kopplungsgrad zwi­ schen Steuergate und floatendem Gate durch einfaches Vergrößern der Grabengröße (Fläche) erhöht werden, weil der untere Teil des floatenden Gates an das Isolationsoxid angefügt ist. Als ein Er­ gebnis des hohen Kopplungsgrades kann die Versorgungsspannung reduziert werden.
Die Eigenschaft der kleinen Zellengröße. Durch das Falten des Steuergates und des floatenden Gates in einen Graben wird eine hohe Dichte erreicht. Auch richtet sich das floatende Gate au­ tomatisch nach dem Graben aus, weil dies durch den chemischen und mechanischen Schleifprozeß festgelegt wird. Desweiteren ist das konventionelle Source-/Drain-Isolationsgebiet (Graben) be­ nutzt worden, um eine Zelle mit hoher Dichte zu erzeugen. Die Erfindung stellt die Eigenschaft einer kurzen Zugriffszeit be­ reit, weil beim Lesen der im floatenden Gate gespeicherten In­ formation ungefähr der doppelte Strom auftreten kann, da das floatende Gate beide Kanäle an den Seitenwänden einschaltet. Das bedeutet, daß die Zugriffszeit verkürzt wird.
Obwohl die beschriebene EEPROM-Struktur wesentlich Vorteile be­ reitstellt, wenn das FN-Tunneln zum Programmieren und Löschen verwendet wird, kann die vorliegende Erfindung auch mit der In­ jektion energiereicher Ladungsträger in den Kanal arbeiten.
Wenn auch die vorliegende Erfindung im besonderen mit Bezug auf eine bevorzugte Ausführungsform derselben beschrieben und darge­ stellt wurde, wird es für den Fachmann verständlich sein, daß darin verschieden Änderungen in Form und Detail möglich sind, ohne daß man das Gebiet und den Geist der Erfindung verläßt.

Claims (9)

1. Grabenspeicherzelle in einem elektrisch löschbaren, programmierbaren Festwertspeicher umfassend:
ein Substrat (10), bestehend aus Isolationsmaterial,
eine Vielzahl diskreter Siliciumbereiche (12), die vertikale Wände besitzen, wobei die Siliciumbereiche (12) mit Abständen untereinander auf dem Substrat (10) angeordnet sind und grabenförmige Aussparungen zwischen den diskreten Siliciumbereichen (12) ausgebildet sind, wobei die diskreten Siliciumbereiche (12) die Source- und Draingebiete bereitstellen,
eine Schicht aus isolierendem Material (14, 16), die auf die diskreten Siliciumbereiche (12) aufgebracht wird,
eine Schicht aus Oxidmaterial (20), die auf die vertikalen Wände der diskreten Siliciumbereiche (12) aufgebracht wird, um die Gateoxidgebiete (20) bereitzu­ stellen,
eine erste Schicht (22) aus elektrisch leitfähigem Material, die in den grabenförmigen Aussparungen und auf den Gateoxidgebieten (20) aufgebracht wird, um die floatenden Gategebiete (22) auszubilden,
eine Schicht (24) aus isolierendem Material, die über der ersten elektrisch leitfähigen Schicht der floatenden Gategebiete (22) aufgebracht wird,
und eine zweite Schicht (26) aus elektrisch leitfähigem Material, die über dem isolierendem Material (24) auf den floatenden Gategebieten (22) aufgebracht wird, um ein Wortleitungsgebiet (26) zu bilden,
wobei vertikale Wände der diskreten Siliciumbereiche, die sich unmittelbar neben den Gateoxidgebieten (20) befinden, auf einander gegenüberliegenden Seiten der jeweiligen floatenden Gategebiete (22) in den graben­ förmigen Aussparungen aktive Kanalgebiete bereitstellen,
dadurch gekennzeichnet daß
  • - die erste Schicht (22) und die zweite Schicht (26) aus Polysilicium gebildet sind;
  • - die Speicherzelle doppelte, symmetrisch angeordnete Kanalgebiete aufweist, die durch dasselbe floatende Gategebiet (22) definiert sind und
  • - Source- und Draingebiete sowie die Kanalgebiete in einer parallel zur Substratoberfläche verlaufenden Ebene angeordnet sind.
2. Herstellungsverfahren für eine Grabenspeicherzelle nach Anspruch 1, welche doppelte symmetrisch angeordnete Kanalgebiete aufweist, die folgenden Schritte umfassend:
Schritt 1: Entfernen ausgewählter Bereiche und Zurücklassen verbleibender Bereiche der Siliciumschicht eines Silicium-auf-Isolator-Substrates, um Gräben zwischen den verbleibenden Bereichen der Siliciumschicht in den Gebieten auszubilden, wo die ausgewählten Bereiche der Nitrid- und Siliciumdioxidschichten entfernt worden sind, wobei die verbleibenden Bereiche der Siliciumschicht die Source- und Draingebiete an je einer Seite der Gräben bereitstellen,
Schritt 2: Aufwachsen eines Oxids an den vertikalen Seiten der verbleibenden Bereiche der Siliciumschicht, um die Gateoxidgebiete bereitzustellen,
Schritt 3: Ausbilden einer dotierten Polysiliciumschicht über den Gräben, um die floatenden Gategebiete in den Gräben bereitzustellen,
Schritt 4: Abscheiden einer Schicht isolierenden Materials über der dotierten Polysiliciumschicht und ei­ ner Polysiliciumschicht über der Schicht isolierenden Materials, um Wortleitungsgebiete bereitzustellen.
3. Herstellungsverfahren für eine Grabenspeicherzelle gemäß Anspruch 2, worin der Schritt 1 die folgenden Schritte umfaßt:
Schritt 1A: Abscheiden einer Schicht isolierenden Materials auf der Siliciumschicht des Silicium-auf-Isola­ tor-Substrates,
Schritt 1B: Entfernen ausgewählter Bereiche und Zurücklassen verbleibender Bereiche der Schicht isolierenden Materials, die auf dem Silicium-auf- Isolator-Substrat im Schritt 1A abgeschieden worden war,
Schritt 1C: Entfernen der ausgewählten Bereiche und Zurücklassen verbleibender Bereiche der Siliciumschicht des Silicium-auf-Isolator-Substrates, um die Gräben in den Gebieten auszubilden, wo die ausgewählten Bereiche der Nitrid- und Siliciumdioxidschichten im Schritt 1B entfernt worden sind.
4. Herstellungsverfahren für eine Grabenspeicherzelle gemäß Anspruch 3, worin die in Schritt 1A abgeschiedene Schicht isolierenden Materials eine Siliciumdioxidschicht auf dem Silicium-auf-Isolator-Substrat sowie eine Nitridschicht, die auf die Siliciumdioxidschicht aufgebracht wird, ent­ hält.
5. Herstellungsverfahren für eine Grabenspeicherzelle gemäß Anspruch 4, worin der Schritt 1B den Schritt des Aus­ bildens einer Photolack-Ätzmaskenstruktur auf der Nitrid­ schicht und Wegätzens der ausgewählten Bereiche der Nitrid- und Siliciumdioxidschichten durch die strukturierte Photolack-Ätzmaske hindurch beinhaltet.
6. Herstellungsverfahren für eine Grabenspeicherzelle gemäß Anspruch 5, worin der Schritt 1C den Schritt des Ent­ fernens der strukturierten photolack-Ätzmaske und Verwen­ dung der verbleibenden Bereiche der Nitrid- und Siliciumdioxidschichten als Ätzmaske und Wegätzen der ausgewählten Bereiche der Siliciumschicht des SOI-Substrates zur Ausbildung der Gräben beinhaltet.
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