TWI597826B - 具內埋式單元之半導體元件及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種具內埋式單元之半導體元件及其製造方法。
近年來半導體元件尺寸日益減小。對半導體科技來說，持續縮小半導體元件尺寸、改善速率、增進效能、提高密度及降低每單位積體電路的成本，都是重要的發展目標。隨著半導體元件尺寸的縮小，元件的電子特性也必須維持甚至是加以改善，以符合市場上對應用電子產品的要求。例如，半導體元件的各層結構與所屬部件如有缺陷或損傷，會對元件的電子特性造成無法忽視之影響，因此是製造半導體元件需注意的重要問題之一。一般而言，擁有優異電性表現的半導體元件必須具有良好性質的內部元件，例如具有完整表面廓形的內部元件。
在基板上製作如邏輯單元(logic cells)和記憶單元(memory cells)等半導體元件的現有製程中，邏輯單元和記憶單元的閘極高度並不相同，因此製程中會對記憶單元的閘極(例如控制閘極)造成損傷。已知半導體元件之所屬部件(例如記憶單元的控
制閘極)若表面廓形有瑕疵和閘極高度不足將會使製得元件之電性退化，對製得元件的電性表現實有舉足輕重之影響。
本發明係有關於一種具內埋式單元之半導體元件及其製造方法，其可有效地避免位於不同區域的閘極在製程中被損傷，造成元件瑕疵。
根據一實施例，係提出一種半導體元件，包括具有一第一區域和一第二區域之一矽基板，至少一第一單元(first cell)位於第一區域並形成於矽基板之一凹槽(trench)內，和至少一第二單元(second cell)位於第二區域並形成於矽基板上。第一單元包括一第一介電層形成於凹槽之側壁和底部；一浮動閘極(floating gate)形成於第一介電層上並內埋於凹槽中；一第二介電層形成於浮動閘極上並內埋於凹槽中；以及一控制閘極(control gate)形成於第二介電層上並內埋於凹槽中，其中控制閘極與浮動閘極係以第二介電層分隔開來。
根據一實施例，再提出一種半導體元件之製造方法。提供具有一第一區域和一第二區域之一矽基板，形成如上述結構之至少一第一單元於第一區域，且第一單元形成於矽基板之一凹槽內。形成至少一第二單元於第二區域，且第二單元形成於矽基板上。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發
明之保護範圍當視後附之申請專利範圍所界定者為準。
A1‧‧‧第一區域
A2‧‧‧第二區域
C1‧‧‧第一單元
C2‧‧‧第二單元
10‧‧‧基板
10a‧‧‧基板之上表面
11‧‧‧犧牲氧化層
11’‧‧‧圖案化之犧牲氧化層
12‧‧‧凹槽
13‧‧‧佈植區域
14‧‧‧第一介電層
15‧‧‧第一導電層
15’‧‧‧浮動閘極
15a‧‧‧浮動閘極之上表面
16、16’‧‧‧第二介電層
16a‧‧‧第二介電層之上表面
17‧‧‧第二導電層
17’‧‧‧控制閘極
17a‧‧‧控制閘極之上表面
18‧‧‧第三介電層
18a‧‧‧第三介電層之上表面
MG‧‧‧金屬閘極
HK‧‧‧高介電常數介質層
19-1a、19-1b、19-2‧‧‧金屬矽化層
191a‧‧‧金屬矽化層19-1a的上表面
192a‧‧‧金屬矽化層19-2的上表面
M1‧‧‧第一金屬層
M2‧‧‧第二金屬層
CONT-1‧‧‧第一接觸窗
CONT-2‧‧‧第二接觸窗
第1A-1G圖係繪示根據本揭露一實施例之一半導體元件之製造方法示意圖。
第2圖係為本揭露一實施例之一第一單元之放大示意圖。
第3圖係為本揭露一實施例之第一單元中控制閘極與浮動閘極之上視圖。
第4圖係為本揭露一實施例於一快閃區域形成接觸窗與金屬連線之簡示圖。
以下所揭露之內容中，係配合圖示以詳細說明實施例所提出之一種具內埋式單元之半導體元件及其製造方法。實施例可以應用於製造一半導體元件，使其位於不同區域的閘極在製程中不會被損傷。以下係參照所附圖式詳細敘述本揭露之其中一些實施態樣。但本揭露並非僅限於所述態樣，本揭露並非顯示出所有可能的實施例。實施例中相同或類似的標號係用以標示相同或類似之部分。再者，未於本揭露提出的其他實施態樣也可能可以應用。相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構加以變化與修飾，以符合實際應用所需。而圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
再者，說明書與請求項中所使用的序數例如”第
一”、”第二”、”第三”等之用詞，以修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。
實施例係揭露一具有內埋於基板之記憶單元(memory cells)例如快閃記憶單元(flash memory cells)的半導體元件。第1A-1G圖係繪示根據本揭露一實施例之一半導體元件之製造方法示意圖。如第1A圖所示，提供具有一第一區域A1和一第二區域A2之一基板10(例如矽基板)。形成一犧牲氧化層(sacrificial oxide layer)11於基板10上。根據實施例，第一區域A1可以是一快閃區域以於後續形成可做資料存儲之快閃記憶單元，而第二區域A2可以是一邏輯區域(logic region)以於後續形成可做邏輯運算的邏輯單元。實際應用時，一半導體元件可包括數個快閃記憶單元，於第1A-1G圖則是繪示三個記憶單元以利清楚示例與說明。
之後，定義快閃擴散區圖案(flash diffusion pattern，對應位元線圖案)，並進行凹槽製作。如第1B圖所示，多個凹槽12形成於基板10內。其中第一區域A1內包括圖案化之犧牲氧化層11’形成於基板10上，而第二區域A2內則包括地毯式的犧牲氧化層11於基板10上。一實施例中，凹槽12的深度例如是(但不限制是)在1000Å-2000Å的範圍之間。
如第1C圖所示，利用一遮罩係對鄰近凹槽12之區域進行離子佈植，以形成一佈植區域13。一實施例中，可以(但不限制是)佈植硼離子(boron ions)以形成佈植區域13，其離子濃度例如是約5E13/cm2。後續於第一區域A1中形成的記憶單元，其臨界電壓(threshold voltage，Vt)可透過此佈植區域13做調整。
如第1D圖所示，一第一介電層(first dielectric layer)14係形成於各凹槽12之側壁和底部，一第一導電層15(後續用來形成浮動閘極floating gate)係形成於第一介電層14上，一第二介電層16係形成於第一導電層15上，和一第二導電層17形成於第二介電層16上，且第二導電層17並完全地填滿位於各凹槽12內之第二介電層16間剩餘的空間(第二介電層16具有一折疊形狀，pleated shape)。一實施例中，可以是藉由成長一穿隧氧化層(tunnel oxide layer)而形成第一介電層14。一實施例中，第一導電層15(後續用來形成浮動閘極)和第二導電層17(後續用來形成控制閘極)之材料例如是多晶矽。而第二介電層16可以是一氧化-氮化-氧化(oxide-nitride-oxide，簡稱ONO)層。一實施例中，第一介電層14(例如穿隧氧化層)具有約80Å-100Å之間的厚度，第一導電層15可以沈積約400Å-600Å之間的厚度，第二介電層16(例如ONO層)可以沈積約130Å-160Å之間的厚度，第二導電層17可以沈積約600Å-1000Å之間的厚度。然而，前述數值僅做為舉例之用，並非用以限制本揭露。相關各層的厚度皆可適當地選擇與調整，而第二導電層17的厚度只要可以完全填滿位於
各凹槽12內之第二介電層16之間的空間，且厚度足以供後續進行平坦化之用即可。
之後，進行平坦化步驟。移除位於基板10(矽基板)上方的部分第二導電層17、部分第二介電層16、部分第一導電層15和部分第一介電層14，以形成內埋於各凹槽12中之浮動閘極15’(亦即圖案化之第一導電層)、第二介電層16’和控制閘極17’(亦即圖案化之第二導電層)，如第1E圖所示。一實施例中，可利用化學機械研磨(chemical-mechanical polishing，CMP)進行平坦化步驟。
第1E圖中，第一區域A1之圖案化之犧牲氧化層11’和第二區域A2之地毯式的犧牲氧化層11係暴露出來。一實施例中，控制閘極17’之上表面17a、第二介電層16’之上表面16a和浮動閘極15’之上表面15a可以是高於或低於基板10(矽基板)之上表面10a一距離，此相差之距離例如是在+100Å~-200Å的範圍之間。一實施例中，控制閘極17’之上表面17a、第二介電層16’之上表面16a和浮動閘極15’之上表面15a可以是高於或低於基板10(矽基板)之上表面10a之+100Å~-100Å範圍之間的距離。再者，一實施例中，控制閘極17’之上表面17a、第二介電層16’之上表面16a和浮動閘極15’之上表面15a可以是相互對齊，且可實質上對齊於基板10(矽基板)之上表面10a。可視實際應用之需求而定。
接著，如第1F圖所示，形成一第三介電層18至少
位於浮動閘極15’和第二介電層16’上方，使控制閘極17’可與浮動閘極15’隔絕開來。一實施例中，可進行一再氧化(re-oxidation)步驟而形成一再氧化層(re-oxide layer)以做為位於控制閘極17’、第二介電層16’和浮動閘極15’上方的第三介電層18。根據實施例，控制閘極17’係以第二介電層16’和第三介電層18而與浮動閘極15’隔絕開來。
在第一區域A1形成第一單元C1之後，係進行位於第二區域A2之第二單元(second cell)C2之製作以及進行金屬矽化物製程(salicide formation)。如第1G圖所示，形成至少一第二單元C2於第二區域A2，且第二單元C2設置於基板10(矽基板)上(圖式中以3個第二單元C2為例)。一實施例中，設置於基板10(矽基板)上的各第二單元C2係包括一金屬閘極MG形成於一高介電常數介質層(high-k dielectric film)HK的上方。之後，對整個結構進行金屬矽化物製程，以於第一區域A1中分別於控制閘極17’和基板10上形成金屬矽化層(salicide layer)19-1a和19-1b，而於第二區域A2中的基板10上形成金屬矽化層19-2。
若金屬矽化層19-1a視為控制閘極的一部份，在進行金屬矽化物製程後，金屬矽化層19-1a的上表面191a可被視為控制閘極17’的上表面。再者，一實施例中，第一區域A1之金屬矽化層19-1a的上表面191a可能稍微高於第二區域A2中基板10上之金屬矽化層19-2的上表面192a(在進行金屬矽化物製程時，金屬矽化層19-1a是消耗控制閘極的多晶矽材料而形成，而金屬
矽化層19-2是消耗基板的多晶矽材料而形成)。
第2圖係為本揭露一實施例之一第一單元之放大示意圖。第3圖係為本揭露一實施例之第一單元中控制閘極與浮動閘極之上視圖(第3圖中係省略金屬矽化層19-1a和第三介電層18)。請同時參照第1G圖、第2圖和第3圖。如第2圖所示，由於實施例之第一單元C1係內埋於基板10，因此於凹槽12中之第一介電層14是與基板10(矽基板)直接接觸。再者，凹槽12內第二介電層16’(具有一折疊形狀，pleated shape)之間的空間係被控制閘極17’完全地填滿，且控制閘極17’之上表面17a(或是金屬矽化層19-1a的上表面191a)係平行於基板10(矽基板)之上表面10a。再者，第三介電層18之上表面18a係實質上對齊基板10(矽基板)之上表面10a。再者，如第3圖所示，控制閘極17’包括金屬矽化層19-1a，且浮動閘極15’和第二介電層16’(有第三介電層位於其上)係環繞控制閘極15’及金屬矽化層19-1a。因此控制閘極17’係以第二介電層16’和第三介電層18而與浮動閘極15’隔絕開來。
根據揭露之實施例，第二單元C2係位於基板上方，而第一單元則內埋於基板中(亦即，位於矽基板的凹槽12中)，也就是說，第二單元C2之金屬閘極MG的上表面(如虛線L2所表示)會高於第一單元C1之控制閘極的上表面(如虛線L1所表示)(請參考第1G圖)。由於第一單元C1被建構在基板10表面10a之下，因此當在第二區域進行第二單元(具有HKMG)之製作時(例
如移除暫置多晶矽閘極(dummy polisilicon gate)、填充金屬材料並以研磨進行平坦化製程)，第一單元C1之控制閘極將不會有任何損傷。
在第二區域A2之第二單元C2和第一區域A1之第一單元C1都形成後，可進行後續相關之接觸窗(contacts)與金屬連線(metal connections)之製作。第4圖係為本揭露一實施例於一快閃區域形成接觸窗與金屬連線之簡示圖。如第4圖所示，第一金屬層M1係透過第一接觸窗CONT-1與金屬矽化層19-1a和19-1b連接，而第二金屬層M2係透過第二接觸窗CONT-2與第一金屬層M1連接。實施例中，位於三維凹槽(three-dimensional trench)內的此種單元結構可使第一單元(例如快閃記憶單元)可於三側進行FN程式化操作，以及可於三側進行FN抹除操作，因此可增加第一單元C1的耦合比(coupling ratio)。第4圖中，箭頭DP代表程式化方向，箭頭DE代表抹除方向。
根據上述，實施例之設計可製得一半導體元件，其位於不同區域的閘極可具有完整的表面廓形。例如，在製作第二區域的第二單元例如邏輯單元的過程中，包括移除暫置多晶矽、填充金屬材料並以研磨進行平坦化製程等步驟，都不會對於實施例之第一單元C1(例如快閃記憶單元)之閘極有任何損傷，因為實施例之第一單元C1是被建構在基板表面之下。因此，不論基板上不同區域的第一、第二單元的閘極高度差為何，實施例之半導體元件和製造方法都能有效地使閘極(如快閃記憶單元之控制閘
極)免於損傷。再者，除了可達到閘極形狀完整和閘極高度充足等優點，實施例之半導體元件和製造方法亦與現有製程(例如快閃記憶單元製程)相容，因此十分適合量產。
其他實施例，例如邏輯元件或快閃記憶體元件的已知構件有不同的設置與排列等，亦可能可以應用，係視應用時之實際需求與條件而可作適當的調整或變化。因此，說明書與圖式中所示之結構僅作說明之用，並非用以限制本揭露欲保護之範圍。另外，相關技藝者當知，實施例中構成部件的形狀和位置亦並不限於圖示所繪之態樣，亦是根據實際應用時之需求和/或製造步驟在不悖離本揭露之精神的情況下而可作相應調整。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
A1‧‧‧第一區域
A2‧‧‧第二區域
C1‧‧‧第一單元
C2‧‧‧第二單元
10‧‧‧基板
13‧‧‧佈植區域
14‧‧‧第一介電層
15’‧‧‧浮動閘極
16’‧‧‧第二介電層
17’‧‧‧控制閘極
18‧‧‧第三介電層
MG‧‧‧金屬閘極
18a‧‧‧第三介電層之上表面
HK‧‧‧高介電常數介質層
19-1a、19-1b、19-2‧‧‧金屬矽化層
191a‧‧‧金屬矽化層19-1a的上表面
192a‧‧‧金屬矽化層19-2的上表面
L1‧‧‧表示第一單元之控制閘極的上表面之位置
L2‧‧‧表示第二單元之金屬閘極的上表面之位置
Claims (16)
- 一種半導體元件，包括：一矽基板具有一第一區域和一第二區域；至少一第一單元(first cell)位於該第一區域並形成於該矽基板之一凹槽(trench)內，該第一單元包括：一第一介電層(first dielectric layer)形成於該凹槽之側壁和底部；一浮動閘極(floating gate)形成於該第一介電層上並內埋於該凹槽中；一第二介電層(second dielectric layer)形成於該浮動閘極上並內埋於該凹槽中；以及一控制閘極(control gate)形成於該第二介電層上並內埋於該凹槽中，其中該控制閘極與該浮動閘極係以該第二介電層分隔開來；和至少一第二單元(second cell)位於該第二區域並形成於該矽基板上，其中該第二單元包括一金屬閘極形成於該矽基板上方，該第二單元之該金屬閘極的上表面係高於該第一單元之該控制閘極的上表面。
- 如申請專利範圍第1項所述之半導體元件，其中於該凹槽中之該第一介電層係與該矽基板直接接觸。
- 如申請專利範圍第1項所述之半導體元件，其中於該凹槽中該第二介電層之間的空間係被該控制閘極填滿，且該控制閘 極之上表面係平行於該矽基板之上表面。
- 如申請專利範圍第1項所述之半導體元件，其中該控制閘極之上表面係實質上對齊該矽基板之上表面。
- 如申請專利範圍第1項所述之半導體元件，其中於該凹槽中的該浮動閘極之上表面和該第二介電層之上表面係平行於該矽基板之上表面。
- 如申請專利範圍第1項所述之半導體元件，其中該浮動閘極之上表面和該第二介電層之上表面係低於或實質上對齊該矽基板之上表面。
- 如申請專利範圍第1項所述之半導體元件，其中該第一單元更包括一第三介電層位於該浮動閘極和該第二介電層上方，其中該控制閘極係以該第二介電層和該第三介電層與該浮動閘極分隔開來。
- 如申請專利範圍第7項所述之半導體元件，其中該第三介電層之上表面係實質上對齊該矽基板之上表面。
- 如申請專利範圍第7項所述之半導體元件，其中該控制閘極包括一金屬矽化層(salicide layer)，且該浮動閘極、該第二介電層上和該第三介電層係環繞該控制閘極及該金屬矽化層。
- 一種半導體元件之製造方法，包括：提供一矽基板，該矽基板具有一第一區域和一第二區域；形成至少一第一單元(first cell)於該第一區域且內埋於該矽 基板之一凹槽(trench)內，該第一單元包括：一第一介電層(first dielectric layer)形成於該凹槽(之側壁和底部；一浮動閘極(floating gate)形成於該第一介電層上並內埋於該凹槽中；一第二介電層(second dielectric layer)形成於該浮動閘極上並內埋於該凹槽中；以及一控制閘極(control gate)形成於該第二介電層上並內埋於該凹槽中，其中該控制閘極與該浮動閘極係以該第二介電層分隔開來；和形成至少一第二單元(second cell)於該第二區域，且該第二單元設置於該矽基板上，其中於該第二區域之該第二單元係在形成該第一單元之後完成製作，且該第二單元包括一金屬閘極形成於該矽基板上方，該第二單元之該金屬閘極的上表面係高於該第一單元之該控制閘極的上表面。
- 如申請專利範圍第10項所述之方法，其中該控制閘極之上表面係實質上對齊該矽基板之上表面。
- 如申請專利範圍第10項所述之方法，其中形成至少該第一單元於該第一區域之步驟係包括：形成該凹槽於該矽基板；形成該第一介電層於該凹槽之該側壁和該底部；沈積一第一導電層於該第一介電層上； 形成該第二介電層於該第一導電層上；沈積一第二導電層於該第二介電層上；其中該第二導電層完全地填滿具有折疊形狀(having a pleated shape)之該第二介電層之間的空間。
- 如申請專利範圍第12項所述之方法，更包括：移除位於該矽基板上方的部分該第二導電層、部分該第二介電層、部分該第一導電層和部分該第一介電層，以形成內埋於該凹槽中之該第一介電層、該浮動閘極、該第二介電層和該控制閘極。
- 如申請專利範圍第13項所述之方法，其中形成至少該第一單元於該第一區域之步驟更係包括：形成一第三介電層至少位於該浮動閘極和該第二介電層上方，其中該控制閘極係以該第二介電層和該第三介電層而與該浮動閘極隔絕開來。
- 如申請專利範圍第14項所述之方法，其中該控制閘極包括一金屬矽化層(salicide layer)，且該浮動閘極、該第二介電層上和該第三介電層係環繞該控制閘極及該金屬矽化層。
- 如申請專利範圍第14項所述之方法，其中該第三介電層之上表面係實質上對齊該矽基板之上表面。
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