TWI817356B - 半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種具有埋入字元線的半導體元件及其製備方法。該半導體元件具有一基底以及一第一介電層，該基底具有一表面，該第一介電層從該基底的該表面延伸進入該基底中。該半導體元件亦具有一第二介電層以及一第一導電層，該第二介電層設置在該第一介電層上並從該基底的該表面延伸進入該基底中，該第一導電層設置在該基底中並藉由該第一介電層以及該第二介電層而與該基底分隔開。

Description

半導體元件及其製備方法
本申請案主張美國第17/541,817號及第17/544,410號專利申請案之優先權(即優先權日為「2021年12月3日」及「2021年12月7日」)，其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件以其製備方法。特別是有關於一種具有埋入字元線的半導體元件及其製備方法。
在一動態隨機存取記憶體(DRAM)元件中，藉由多個字元線尋找多個記憶體胞的位址。應當避免在不同記憶體胞中的多個字元線之間的干擾以降低儲存節點漏電(例如接面漏電以及次臨界(sub-threshold)漏電)，並保留寫入到單元電容器(cell capacitor)的電荷。
當DRAM元件變得高度整合時，其變得更加難以使在一記憶體胞中的一個字元線(其可表示成一主動字元線)與在一相鄰記憶體胞中的另一字元線(其可表示成一通過(passing)字元線)進行絕緣。當一通過字元線導通時，可藉由阱輔助式穿隧(trap-assisted tunneling)而加速接面漏電流，而阱輔助式穿隧藉由一內部電場所產生。
上文之「先前技術」說明僅提供背景技術，並未承認上文 之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一基底，具有一表面；以及一第一介電層，從該基底的該表面延伸進入該基底中。該半導體元件亦包括一第二介電層，設置在該第一介電層上並從該基底的該表面延伸進入該基底中；以及一第一導電層，設置在該基底中並藉由該第一介電層以及該第二介電層而與該基底分隔開。
本揭露之另一實施例提供一種半導體元件。該半導體元件包括一基底，具有一表面；一第一介電層，從該基底的該表面延伸進入該基底中；以及一第一導電層，設置在該基底中並藉由該第一介電層而與該基底分隔開。該半導體元件亦包括一第二介電層，從該基底的該表面延伸進入該基底中；以及一第二導電層，設置在該基底中並藉由該第二介電層而與該基底分隔開。該第一介電層與該第二介電層具有不同厚度。
本揭露之再另一實施例提供一種半導體元件的製備方法。該方法包括形成一第一凹陷部在一基底中的一第一介電層中；以及形成一第二凹陷部以與該第一凹陷部分隔開並在該基底中。該製備方法亦包括設置一保護層在該基底上以覆蓋該第二凹陷部；以及設置一第二介電層在該第一介電層上。
藉由形成兩個介電層在該導電層與該基底之間，所以可降低該有效電場，也因此可降低該接面漏電流。因此，可避免在不同記憶體胞中的多個字元線之間的干擾，並可保留寫入到該單元電容器(cell capacitor)的該電荷。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
1:半導體元件
10:基底
101:表面
102:表面
10a:擴散區
10b:擴散區
11:介電層
11a:子層
11a1:表面
11b:子層
11b1:表面
11r:凹陷部
12:導電層
121:表面
12m:導電材料
13:介電層
131:表面
13r:凹陷部
14:導電層
141:表面
15:隔離層
16:位元線
16a:多晶矽
16b:層壓物
17:隔離層
18:隔離層
18r:開口
19:電容器接觸點栓塞
20:隔離層
21:電容器接觸墊
22:隔離層
23:電容器
23a:下電極
23b:隔離層
23c:上電極
24:保護層
25:光阻
30:製備方法
S31:步驟
S32:步驟
S33:步驟
S34:步驟
S35:步驟
S36:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。
圖1是剖視示意圖，例示本揭露一些實施例的半導體元件。
圖2A是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2B是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2C是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2D是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2E是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2F是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2G是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2H是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2I是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2J是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2K是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2L是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2M是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2N是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2O是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2P是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2Q是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2R是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方 法的一或多個階段。
圖2S是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖2T是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的一或多個階段。
圖3是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法。
現在使用特定語言描述圖式中所描述之本揭露的多個實施例(或例子)。應當理解，在此並未意味限制本揭露的範圍。所描述之該等實施例的任何改變或修改，以及本文件中所描述之原理的任何進一步應用，都被認為是本揭露內容所屬技術領域中具有通常知識者通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共用相同的元件編號。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一 步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1是剖視示意圖，例示本揭露一些實施例的半導體元件1。在一些實施例中，半導體元件1可包括一電路，例如一記憶體胞。在一些實施例中，該記憶體胞可包括一動態隨機存取記憶體胞(DRAM cell)。如圖1所示，在一些實施例中，半導體元件1可包括一基底10、擴散區10a、10b、介電層11、13、導電層12、14以及一隔離層15。
在一些實施例中，導電層12及14可當作字元線。舉例來說，導電層12及14可與多個位元線(例如圖1所示的一位元線16)一起使用，以尋找多個記憶體胞的位址。舉例來說，導電層14可當作在一記憶體胞中之一電晶體的一閘極電極。擴散區10a與擴散區10b可當成該電晶體的一汲極區以及一源極區。擴散區10a可耦接到一電容器(例如圖1所示的一電容器23)，而擴散區10b可耦接到一位元線(例如圖1所示的位元線16)。該電晶體可將電荷保留在該電容器中。類似地，導電層12可當成在另一記憶體胞中之一電晶體的一閘極電極，且該電晶體可將電荷保留在另一個電容器(在圖中未示)中。
在一些實施例中，導電層12及導電層14可經配置以尋找不同記憶體胞的位址。在一些實施例中，導電層12可包括一通過字元線，且導電層14可包括一主動字元線。如文中所使用，術語「主動字元線(active wordline)」表示一字元線，其經配置以接收一電壓進而尋找一記憶體胞的位址；而術語「通過字元線(passing wordline)」表示一字元線，其經配 置以接收一電壓以尋找一相鄰記憶體胞的位址。
在一些實施例中，導電層12可為在一記憶體胞中的一通過字元線，但變成在另一記憶體胞中的一主動字元線。在一些實施例中，導電層14可為在記憶體胞中的一主動字元線，但變成在再另一記憶體胞中的一通過字元線。
在一些實施例中，導電層12與導電層14可經配置以接收不同電壓。舉例來說，導電層12可經配置以接收一負電壓，且導電層14可經配置以接收一正電壓，或反之亦然。
在一些實施例中，半導體元件1還可包括一位元線16、隔離層17、18、20、22、一電容器接觸點栓塞19、一電容器接觸墊21以及一電容器23。
在一些實施例中，基底10可包括一表面101以及一表面102，而表面102設置在表面101的相反處。在一些實施例中，表面101可為基底10的一主動表面，而表面102可為基底10的一後側表面。
在一些實施例中，舉例來說，基底10可包括Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、In、InAs、InP或其他IV-IV族、III-V族或II-VI族半導體材料。在一些其他實施例中，基底10可包括一層式半導體，例如矽/矽鍺、絕緣體上覆矽或絕緣體上覆矽鍺。
在一些實施例中，擴散區10a以及擴散區10b可設置在基底10上或基底10中。在一些實施例中，擴散區10a及擴散區10b可設置在基底10的表面101上或是在接近基底10的表面101處。在一些實施例中，擴散區10a及擴散區10b可設置在導電層14的相反兩側處。
在一些實施例中，擴散區10a及擴散區10b可摻雜有一N型 摻雜物，例如P、As或Sb。在一些其他實施例中，擴散區10a及擴散區10b可摻雜有一P型摻雜物，例如B或In。
在一些實施例中，擴散區10a及擴散區10b可摻雜有都個具有相同導電類型的摻雜物或是多個雜質離子。在一些實施例中，擴散區10a及擴散區10b可摻雜有具有不同導電類型的摻雜物或是多個雜質離子。
在一些實施例中，介電層11可設置在基底10中。在一些實施例中，介電層11可為一絕緣結構的一部分，例如淺溝隔離(STI)結構。在一些實施例中，介電層11可設置在基底10的一STI溝槽中。
在一些實施例中，介電層11可包括一雙層式結構。舉例來說，介電層11可包括一子層11a以及一子層11b。舉例來說，可看到子層11a與子層11b之間的一界面或一邊界。
在一些實施例中，子層11a可包括一介電層，例如一氧化膜。子層11a可從基底10的表面101延伸進入基底10中。子層11a可部分穿過基底10。在一些實施例中，子層11a可具有一表面(例如一上表面)11a1，其大致與基底10的表面101呈共面。
在一些實施例中，子層11b包括一介電層，例如一氧化膜。子層11b可從基底10的表面101延伸進入基底10中。子層11b可部分穿過基底10。在一些實施例中，子層11b可具有一表面(例如一上表面)11b1，其大致與與基底10的表面101呈共面。在一些實施例中，子層11b的表面11b1可大致與子層11a的表面11a1呈共面。
在一些實施例中，子層11a設置在子層11a與基底10之間。在一些實施例中，子層11b設置在子層11a與導電層12之間。在一些實施 例中，子層11a可界定出一凹陷部，且子層11b可設置在該凹陷部中。
在一些實施例中，子層11a與子層11b每一個可包括一低介電常數材料，例如一摻氟二氧化矽(FSG)、有機矽酸鹽玻璃(OSG)、摻碳氧化物(CDO)、多孔二氧化矽等等。在一些實施例中，子層11a與子層11b每一個可為具有一介電常數的一介電材料，該介電常數低於二氧化矽的介電常數，或是具有低於大約4.0之一介電常數的一介電材料。
在一些實施例中，子層11a與子層11b可具有不同材料。在一些實施例中，子層11a及子層11b可具有相同材料，其製作技術包含不同步驟。舉例來說，子層11a的製作技術可包含一化學氣相沉積(CVD)製程，且子層11b的製作技術可包含一原子層沉積(ALD)製程。舉例來說，子層11a及子層11b可包含不同步驟。
在一些實施例中，子層11a及子層11b可具有不同密度，例如不同粒子密度。舉例來說，子層11a的一密度可低於子層11b的一密度。子層11b的一密度可高於子層11a的一密度。舉例來說，子層11b可比子層11a更密集。舉例來說，子層11b的表面11b1可比子層11a的表面11a1更密集。
在一些實施例中，導電層12可設置在基底10中。在一些實施例中，導電層12可設置在介電層11中。在一些實施例中，介電層11(包括子層11a及子層11b)可界定出一凹陷部，且導電層12可設置在該凹陷部中。在一些實施例中，導電層12可被子層11b所圍繞，且還進一步被子層11a所圍繞。在一些實施例中，導電層12可藉由子層10a及子層10b而與基底10分隔開。在一些實施例中，導電層12可具有一表面(例如一上表面)121，其與基底10的表面101分隔開。舉例來說，導電層12的表面121 可能不與基底10的表面101呈共面。在一些實施例中，導電層12的表面121可與子層11b的表面11b1以及子層11a的表面11a1分隔開。舉例來說，導電層12的表面121可能不與子層11b的表面11b1以及子層11a的表面11a1呈共面。
在一些實施例中，導電層12可包括一單層金屬、金屬合成物或是多層導電材料。在一些實施例中，導電層12可包括多晶矽(poly-Si)、TiN、WN或類似物。
在一些實施例中，介電層13可設置在基底10中。在一些實施例中，介電層13可包括一氧化膜。介電層13可從基底10的表面101延伸進入基底10中。介電層13可穿過基底10。在一些實施例中，介電層13可具有一表面131(例如一上表面)，其大致與基底10的表面101呈共面。
在一些實施例中，介電層13可包括一低介電常數材料，例如一摻氟二氧化矽(FSG)、有機矽酸鹽玻璃(OSG)、摻碳氧化物(CDO)、多孔二氧化矽等等。在一些實施例中，，介電層13可包括具有一介電常數的一介電材料，該介電常數低於二氧化矽的介電常數，或是具有低於大約4.0之一介電常數的一介電材料。
在一些實施例中，介電層13可具有一材料，其不同於子層11a與子層11b的材料。在一些實施例中，介電層13、子層11a以及子層11b可具有相同材料，其製作技術包含不同步驟。舉例來說，介電層13的製作技術可包含一熱氧化步驟。在一些實施例中，在子層11a形成以及子層11b形成之後，即形成介電層13。
在一些實施例中，介電層13、子層11a以及子層11b可具有不同密度，例如不同粒子密度。舉例來說，介電層13的一密度可高於子層 11a的一密度且低於子層11b的一密度。舉例來說，介電層13(或是表面131)可比子層11a(或是表面11a1)更密集。舉例來說，子層11b(或是表面11b1)可比介電層(或是表面131)更密集。
在一些實施例中，導電層14可設置在基底10中。在一些實施例中，導電層14可設置在介電層13中。在一些實施例中，介電層13可界定出一凹陷部，且導電層14可設置在該凹陷部中。在一些實施例中，導電層14可被介電層13所圍繞。在一些實施例中，導電層14可藉由介電層13而與基底10分隔開。在一些實施例中，介電層13可設置在導電層14與基底10之間。
在一些實施例中，導電層14可具有一表面(例如一上表面)141，其與基底10的表面101分隔開。舉例來說，導電層14的表面141可能不與基底10的表面101呈共面。在一些實施例中，導電層14的表面141可與介電層13的表面131分隔開。舉例來說，導電層14的表面141可不與介電層13的表面131呈共面。
在一些實施例中，導電層14可包括一單層金屬、金屬合成物或多層導電材料。在一些實施例中，導電層14可包括多晶矽、TiN、WN或類似物。
在一些實施例中，介電層11(包括子層11a及子層11b)以及介電層13可具有不同厚度。舉例來說，介電層11的厚度(例如最大厚度或是平均厚度)可大於介電層13的厚度(例如最大厚度或是平均厚度)。舉例來說，導電層12與基底10之間的距離可大於導電層14與基底10之間的距離。
在一些實施例中，介電層11(包括子層11a及子層11b)的一 介電常數可低於基底10的一介電常數。在一些實施例中，介電層13的一介電常數可低於基底10的一介電常數。
在一些實施例中，介電層11與介電層13的低介電常數特徵可幫助導電層12與導電層14之間的絕緣。舉例來說，介電層11與介電層13的第一介電常數特徵可幫助降低當導電層12(例如通過字元線)導通或啟動時所產生的有效電場，並避免其間的干擾。
在一些實施例中，隔離層15可設置在導電層12的表面121上以及在導電層14的表面141上。在一些實施例中，隔離層15在導電層12上的一部分可藉由介電層11(包括子層11a及子層11b)而與基底10分隔開。在一些實施例中，隔離層15在導電層12上的一部分可覆蓋子層11a的表面11a1以及子層11b的表面11b1。在一些實施例中，隔離層15在導電層12上的一部分可接觸子層11a的表面11a1以及子層11b的表面11b1。
在一些實施例中，隔離層15在導電層14上的一部分可藉由介電層13而與基底10分隔開。在一些實施例中，隔離層15在導電層14上的一部分可覆蓋介電層13的表面131。在一些實施例中，隔離層15在導電層14上的一部分可接觸介電層13的表面131。
在一些實施例中，隔離層15的至少一部分可埋入在基底10中。舉例來說，隔離層15的至少一部分可埋入凹陷部中，該凹陷部由子層11b以及導電層12的表面121所界定。舉例來說，隔離層15的至少一部分可埋入在凹陷部中，該凹陷部由介電層13以及導電層14的表面141所界定。
在一些實施例中，隔離層15可包括SiO2、Si3N4、N2OSi2、N2OSi2等等，但並不以此為限。在一些實施例中，隔離層15可 覆蓋並保護導電層12的表面121以及導電層14的表面141。
在一些實施例中，位元線16可設置在擴散區10b上。在一些實施例中，位元線16可與擴散區10b電性連接。在一些實施例中，位元線16可包括一多晶矽16a以及一層壓物(lamination)16b，但並不以此為限，而層壓物16b包括一WNx膜、一W膜等等。
在一些實施例中，隔離層17可設置在隔離層15與位元線16上。在一些實施例中，隔離層17可包括SiO2、Si3N4、N2OSi2、N2OSi2等等，但並不以此為限。
在一些實施例中，隔離層18可設置在隔離層17上。在一些實施例中，隔離層18的一上表面可大致與電容器接觸墊栓塞19的一上表面呈共面。在一些實施例中，隔離層18可包括SiO2、Si3N4、N2OSi2、N2OSi2等等，但並不以此為限。
在一些實施例中，電容器接觸點栓塞19可穿過活延伸經過隔離層17以及隔離層18。在一些實施例中，電容器接觸點栓塞19可設置在擴散區10a上。在一些實施例中，電容器接觸點栓塞19可與擴散區10a電性連接。
在一些實施例中，電容器接觸點栓塞19可包括一適合的導電材料。舉例來說，電容器接觸點栓塞19可包括W、Cu、Al、Ag、其合金或是其組合。
在一些實施例中，隔離層20可設置在隔離層18以及電容器接觸點栓塞19上。在一些實施例中，隔離層22可設置在隔離層20上。在一些實施例中，隔離層20可圍繞電容器接觸墊21。在一些實施例中，隔離層22以及隔離層20可圍繞電容器23。在一些實施例中，隔離層20以及 隔離層22每一個均可包括SiO2、Si3N4、N2OSi2、N2OSi2等等，但並不以此為限。
在一些實施例中，電容器23可經由電容器接觸點栓塞19而與擴散區10a(例如一相對應之電晶體的一源極接面或一汲極接面)電性連接。在一些實施例中，電容器23可包括一下電極23a、一隔離層23b以及一上電極23c。
在一些實施例中，下電極23a以及上電極23c可包括摻雜多晶矽或金屬。在一些實施例中，隔離層23b包括Ta2O5、Al2O3、SrBi2Ta2O9(SBT)、BaSrTiO3(BST)、具有高於SiO2之一介電常數的一介電材料，或是具有大約4.0或更大之一介電常數的一介電材料。
在一比較的實施例中，可省略子層11b，且導電層12可僅藉由子層11a而與基底10分隔開。
當DRAM元件變得更加高度整合時，將在一記憶體胞中的一主動字元線(例如導電層14)與在一相鄰記憶體胞中的一通過字元線(例如導電層12)絕緣則變得更加困難。舉例來說，當一通過字元線(例如導電層12)導通時，則可產生一反轉層(inversion layer)，並可延伸源極/汲極接面，產生一內部電場。可藉由阱輔助式穿隧(trap-assisted tunneling)而加速接面漏電流，而阱輔助式穿隧藉由內部電場所產生。
藉由形成兩個介電層(例如子層11a以及子層11b)在導電層12與基底10之間，在導電層12與基底10之間的低介電常數的介電材料較厚；可降低內部電場，也因此可降低接面漏電流。因此，可避免在本揭露之不同記憶體胞中的多個字元線(例如導電層12以及導電層14)之間的干擾，且可保留寫入到單元電容器(cell capacitor)的電荷。在一些實施例 中，具有比子層11a更高密度的子層11b還可加強在本揭露之不同記憶體胞中的多個字元線(例如導電層12以及導電層14)之間的絕緣。
圖2A、圖2B、圖2C、圖2D、圖2E、圖2F、圖2G、圖2H、圖2I、圖2J、圖2K、圖2L、圖2M、圖2N、圖2O、圖2P、圖2Q、圖2R、圖2S、圖2T是剖視示意圖，例示本揭露一些實施例之半導體元件的製備方法的多個階段。為了更好地理解本揭露的各方面，已經簡化至少一些圖式。在一些實施例中，在圖1中的半導體元件1可藉由下列所描述的步驟並對應圖2A、圖2B、圖2C、圖2D、圖2E、圖2F、圖2G、圖2H、圖2I、圖2J、圖2K、圖2L、圖2M、圖2N、圖2O、圖2P、圖2Q、圖2R、圖2S、圖2T進行製造。
請參考圖2A，可提供基底10。子層11a可設置在基底10中。在一些實施例中，子層11a的製作技術可包含溝槽蝕刻，接著以一介電材料填滿溝槽。在一些實施例中，子層11a的製作技術可包含一化學氣相沉積(CVD)製程。在一些實施例中，子層11a可包括一低介電常數的介電材料，例如FSG、OSG、CDO、多孔二氧化矽等等。在一些實施例中，子層11a可為具有低於SiO2之一介電常數的一介電材料或是具有低於大約4.0之一介電常數的一介電材料。
請參考圖2B，一凹陷部11r可形成在子層11a中，一凹陷部13r可形成在基底10中。在一些實施例中，凹陷部11r與凹陷部13r可相互分隔開。在一些實施例中，凹陷部11r與凹陷部13r可依序或是同時形成。
在一些實施例中，凹陷部11r與凹陷部13r的製作技術可包含微影與蝕刻技術。在一些實施例中，子層11a與基底10相對於一蝕刻劑則具有不同蝕刻率。舉例來說，相對於一蝕刻劑，子層11a的蝕刻率可大 於基底10的蝕刻率。在一些實施例中，凹陷部11r的一深度可比凹陷部13r的一深度更深。
請參考圖2C，一保護層24可設置在基底10的表面101上。保護層24可設置在凹陷部11r以及凹陷部13r中。保護層24可填滿凹陷部11r與凹陷部13r。在一些實施例中，保護層24與基底10相對於一蝕刻劑則具有不同蝕刻率。在一些實施例中，保護層24可顯出不同於基底10的一蝕刻特性。舉例來說，保護層24可包括氮化物或光阻。
請參考圖2D，一光阻25以及一硬遮罩(在圖式中未示)可提供在保護層24上。在一些實施例中，可圖案化光阻25。在一些實施例中，光阻25可設置在凹陷部13r上。在一些實施例中，光阻25可能不會覆蓋凹陷部11r。在一些實施例中，光阻25可能不會與凹陷部11r重疊。
請參考圖2E，可圖案化保護層24。在一些實施例中，由於保護層24與基底10相對應一蝕刻劑而具有不同蝕刻率或是顯示不同蝕刻特性，所以當圖案化保護層24時基底10可維持不變。在移除保護層24的一部分之後，可暴露子層11a並可暴露表面11a1。
請參考圖2F，子層11b可設置在凹陷部11r中以及在子層11a上。在一些實施例中，子層11b的製作技術可包含不同於子層11a的一製程。在一些實施例中，子層11b的製作技術可包含一原子層沉積(ALD)製程。在一些實施例中，子層11b的一密度可高於子層11a的一密度。在一些實施例中，子層11b可包括一低介電常數的介電材料，例如FSG、OSG、CDO、多孔二氧化矽等等。在一些實施例中，子層11b可為具有低於SiO2之一介電常數的一介電材料，或是具有低於大約4.0之一介電常數的一介電材料。在一些實施例中，子層11b以及子層11a可具有相同材料。
請參考圖2G，可從保護層24移除光阻25。
請參考圖2H，舉例來說，可藉由一濕蝕刻製程或是其他適合的製程而從基底10移除保護層24。在移除保護層24之後，可暴露凹陷部13r。換言之，在子層11b設置在凹陷部11r中以及在子層11a上之後，可移除凹陷部13r。
請參考圖2I，介電層13可設置在凹陷部13r中。在一些實施例中，介電層13的製作技術可包含不同於子層11a或子層11b的一製程。在一些實施例中，介電層13的製作技術可包含一熱氧化步驟。在一些實施例中，介電層13的密度可高於子層11a的密度且低於子層11b的密度。在一些實施例中，介電層13可包括一低介電常數的介電材料，例如FSG、OSG、CDO、多孔二氧化矽等等。在一些實施例中，介電層13可為具有低於SiO2之一介電常數的一介電材料，或是具有低於大約4.0之一介電常數的一介電材料。在一些實施例中，介電層13、子層11b以及子層11a可具有相同材料。
在一些實施例中，在一化學機械研磨(CMP)製程之後，可形成子層11a的表面11a1、子層11b的表面11b1及/或介電層13的表面131。在一些實施例中，基底10的表面101、子層11a的表面11a1、子層11b的表面11b1及/或介電層13的表面131可大致呈共面。
請參考圖2J，擴散區10a及10b的製作技術可包含經由離子植入或熱擴散而摻雜多個雜質。在一些實施例中，擴散區10a及10b可形成在基底10的表面101上或是接近基底10的表面101處。在一些實施例中，擴散區10a及10b可在所描述的其他步驟之後而形成。舉例來說，擴散區10a及10b可在圖2A、圖2B、圖2C、圖2D、圖2E、圖2F、圖2G、圖 2H中的其中一個之後而形成。
請參考圖2K，一導電材料12m可設置在基底10上以填滿凹陷部11r以及凹陷部13r。在一些實施例中，舉例來說，導電材料12m的製作技術可包含鍍覆、無電鍍覆、印刷、CVD或其他適合的步驟。
請參考圖2L，可藉由一回蝕製程而移除導電材料12m的一部分，該回蝕製程例如使用一氮化矽膜(圖未示)當作一遮罩的一乾蝕刻製程。在一些實施例中，在回蝕製程之後，導電層12可形成在凹陷部11r中，且導電層14可形成在凹陷部13r中。在一些實施例中，在回蝕製程之後，導電層12的表面121可與基底10的表面101分隔開。在一些實施例中，在回蝕製程之後，導電層14的表面141可與基底10的表面101分隔開。
請參考圖2M，隔離層15可設置在導電層12的表面121上以及在導電層14的表面141上。在一些實施例中，舉例來說，隔離層15的製作技術可包含ALD、CVD、物理氣相沉積(PVD)、遠程電漿CVD(RPCVD)、電漿加強CVD(PECVD)、塗佈等等。
請參考圖2N，可圖案化隔離層15以界定在接下來之步驟中所形成之位元線的位置。
請參考圖2O，位元線16可設置在擴散區10b上。舉例來說，可圖案化W/WN膜的一層壓物16b以及多晶矽16a，藉此形成位元線16。在一些實施例中，位元線16可接觸擴散區10b。在一些實施例中，位元線16可與擴散區10b電性連接。
請參考圖2P，隔離層17可設置在隔離層15以及位元線16上。在一些實施例中，舉例來說，隔離層17的製作技術可包含ALD、 CVD、PVD、RPCVD、PECVD、塗佈等等。
請參考圖2Q，隔離層18可設置在隔離層17上。在一些實施例中，舉例來說，隔離層18的製作技術可包含ALD、CVD、PVD、RPCVD、PECVD、塗佈等等。
請參考圖2R，一開口18r可藉由微影及蝕刻技術而形成在隔離層17與隔離層18中。擴散區10a可經由開口18r而暴露。
請參考圖2S，電容器接觸點栓塞19的一導電材料可形成在開口18r中。電容器接觸點栓塞19可穿經隔離層17以及隔離層18。導電材料的製作技術可包含適合的技術，例如電鍍或一無電鍍覆製程、CVD、PVD等等。
請參考圖2T，可重複類似的步驟以形成電容器接觸墊21以及其他導電元件(若有的話)在電容器接觸點栓塞19上。隔離層20以及隔離層22可設置在隔離層18上。一開口可形成在隔離層20以及隔離層22中。
電容器23可設置在由隔離層20與隔離層22所界定的開口中。舉例來說，下電極23a的電極材料可藉由例如鍍覆、無電鍍覆、印刷、CVD或其他適合的步驟而設置在開口中。隔離層23b的隔離材料可藉由例如CVD而設置在下電極23a的內側上。上電極23c的電極材料可藉由例如鍍覆、無電鍍覆、印刷、CVD或其他適合的步驟而設置在開口中。
在一些實施例中，電容器23形成之後，一佈線層(wiring layer)(圖未示)可形成在電容器23上。舉例來說，佈線層可具有一多層佈線結構，其包括複數個佈線層以及層間隔離膜。
圖3是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法30。
在一些實施例中，製備方法30可包括一步驟S31，形成一第一凹陷部在一基底中的一第一介電層中。舉例來說，如圖2B所示，凹陷部11r可形成在基底10中的子層11a中。
在一些實施例中，製備方法30可包括一步驟S32，形成一第二凹陷部以與該第一凹陷部分隔開且在該基底中。舉例來說，如圖2B所示，凹陷部13r可形成在基底10中。凹陷部13r與凹陷部11r分隔開。
在一些實施例中，製備方法30可包括一步驟S33，設置在一保護層在該基底上以覆蓋該第二凹陷部。舉例來說，如圖2C所示，保護層24可設置在基底10上以覆蓋凹陷部13r。
在一些實施例中，製備方法30可包括一步驟S34，設置一第二介電層在該第一介電層上。舉例來說，如圖2F所示，子層11b可設置在子層11a上。
在一些實施例中，製備方法30可包括一步驟S35，移除該保護層以暴露該第二凹陷部。舉例來說，如圖2H所示，保護層24可從基底10移除，並可暴露凹陷部13r。
在一些實施例中，製備方法30可包括一步驟S36，設置一第三介電層在該第二凹陷部中。舉例來說，如圖2I所示，介電層13可設置在凹陷部13r中。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一基底，具有一表面；以及一第一介電層，從該基底的該表面延伸進入該基底中。該半導體元件亦包括一第二介電層，設置在該第一介電層上並從該基底的該表面延伸進入該基底中；以及一第一導電層，設置在該基底中並藉由該第一介電層以及該第二介電層而與該基底分隔開。
本揭露之另一實施例提供一種半導體元件。該半導體元件包括一基底，具有一表面；一第一介電層，從該基底的該表面延伸進入該基底中；以及一第一導電層，設置在該基底中並藉由該第一介電層而與該基底分隔開。該半導體元件亦包括一第二介電層，從該基底的該表面延伸進入該基底中；以及一第二導電層，設置在該基底中並藉由該第二介電層而與該基底分隔開。該第一介電層與該第二介電層具有不同厚度。
本揭露之再另一實施例提供一種半導體元件的製備方法。該方法包括形成一第一凹陷部在一基底中的一第一介電層中；以及形成一第二凹陷部以與該第一凹陷部分隔開並在該基底中。該製備方法亦包括設置一保護層在該基底上以覆蓋該第二凹陷部；以及設置一第二介電層在該第一介電層上。
藉由形成兩個介電層在該導電層與該基底之間，所以可降低該有效電場，也因此可降低該接面漏電流。因此，可避免在不同記憶體胞中的多個字元線之間的干擾，並可保留寫入到該單元電容器(cell capacitor)的該電荷。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製 程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1:半導體元件 10:基底 101:表面 102:表面 10a:擴散區 10b:擴散區 11:介電層 11a:子層 11a1:表面 11b:子層 11b1:表面 12:導電層 121:表面 13:介電層 131:表面 14:導電層 141:表面 15:隔離層 16:位元線 16a:多晶矽 16b:層壓物 17:隔離層 18:隔離層 19:電容器接觸點栓塞 20:隔離層 21:電容器接觸墊 22:隔離層 23:電容器 23a:下電極 23b:隔離層 23c:上電極

Claims (35)

  1. 一種半導體元件，包括：一基底，具有一表面；一第一介電層，從該基底的該表面延伸進入該基底中；一第二介電層，設置在該第一介電層上並從該基底的該表面延伸進入該基底中；以及一第一導電層，設置在該基底中並藉由該第一介電層以及該第二介電層而與該基底分隔開；其中該第二介電層的一密度不同於該第一介電層的一密度；其中該第二介電層的該密度高於該第一介電層的該密度。
  2. 如請求項1所述的半導體元件，其中該第二介電層設置在該第一介電層與該第一導電層之間。
  3. 如請求項1所述的半導體元件，還包括一第二導電層，設置在該基底中且藉由一第三介電層而與該基底分隔開。
  4. 如請求項3所述的半導體元件，其中該第三介電層的一密度不同於該第二介電層的該密度以及該第一介電層的該密度。
  5. 如請求項4所述的半導體元件，其中該第三介電層的該密度低於該第二介電層的該密度，且高於該第一介電層的該密度。
  6. 如請求項3所述的半導體元件，其中該第一導電層包括一通過字元線，且該第二導電層包括一主動字元線，該第一導電層與該第二導電層經配置以尋找不同記憶體胞的位址。
  7. 如請求項3所述的半導體元件，其中該第一導電層與該第二導電層經配置以接收不同電壓。
  8. 如請求項1所述的半導體元件，其中該第一介電層包括一第一上表面，其大致與該基底的該表面呈共面。
  9. 如請求項1所述的半導體元件，其中該第二介電層包括一第二上表面，其大致與該基底的該表面呈共面。
  10. 如請求項1所述的半導體元件，其中該第一導電層包括一表面，其與該基底的該表面分隔開。
  11. 如請求項10所述的半導體元件，還包括一隔離層，設置在該第一導電層的該表面上，其中該隔離層藉由該第一介電層以及該第二介電層而與該基底分隔開，且該隔離層接觸該第一介電層以及該第二介電層。
  12. 一種半導體元件，包括：一基底，具有一表面； 一第一介電層，從該基底的該表面延伸進入該基底中；一第一導電層，設置在該基底中並藉由該第一介電層而與該基底分隔開；一第二介電層，從該基底的該表面延伸進入該基底中；以及一第二導電層，設置在該基底中並藉由該第二介電層而與該基底分隔開；其中該第一介電層與該第二介電層具有不同厚度。
  13. 如請求項12所述的半導體元件，其中該第一介電層的一厚度大於該第二介電層的一厚度。
  14. 如請求項12所述的半導體元件，其中該第一介電層包括一第一子層以及一第二子層，該第二子層設置在該第一子層與該第一導電層之間。
  15. 如請求項14所述的半導體元件，其中該第二子層的一密度不同於該第一子層的一密度，且該第二子層的該密度大於該第一子層的該密度。
  16. 如請求項14所述的半導體元件，其中該第二介電層的一密度低於該第二子層的該密度並高於該第一子層的該密度，且該第一子層的一上表面以及該第二子層的一上表面大致呈共面。
  17. 如請求項12所述的半導體元件，其中該第一導電層包括一通過字元線且該第二導電層包括一主動字元線，且該第一導電層與該第二導電層經 配置以尋找不同記憶體胞的位址。
  18. 如請求項12所述的半導體元件，其中該第一導電層與該第二導電層經配置以接收不同電壓。
  19. 一種半導體元件的製備方法，包括：形成一第一凹陷部在一基底中的一第一介電層中；形成一第二凹陷部以與該第一凹陷部分隔開並在該基底中；設置一保護層在該基底上以覆蓋該第二凹陷部；以及設置一第二介電層在該第一介電層上。
  20. 如請求項19所述的製備方法，其中該第一凹陷部比該第二凹陷部更深。
  21. 如請求項19所述的製備方法，其中藉由一化學氣相沉積製程而設置該第一介電層。
  22. 如請求項19所述的製備方法，其中藉由一原子層沉積製程而設置該第二介電層。
  23. 如請求項19所述的製備方法，還包括：移除該保護層以暴露該第二凹陷部；以及設置一第三介電層在該第二凹陷部中。
  24. 如請求項23所述的製備方法，其中藉由一熱氧化製程而設置該第三介電層。
  25. 如請求項23所述的製備方法，還包括形成一第一導電層在該第二介電層上，其中該第一導電層藉由該第一介電層以及該第二介電層而與該基底分隔開。
  26. 如請求項25所述的製備方法，還包括形成一第二導電層在該第三介電層上，其中該第二導電層藉由該第三介電層而與該基底分隔開。
  27. 如請求項26所述的製備方法，其中該第一導電層以及該第二導電層包括多個字元線，且經配置以尋找不同記憶體胞的位址。
  28. 如請求項19所述的製備方法，其中該第一介電層的一厚度大於該第二介電層的一厚度。
  29. 如請求項26所述的製備方法，其中該第一介電層包括一第一子層以及一第二子層，該第二子層設置在該第一子層與該第一導電層之間。
  30. 如請求項29所述的製備方法，其中該第二子層的一密度不同於該第一子層的一密度。
  31. 如請求項30所述的製備方法，其中該第二子層的該密度大於該第一子層的該密度。
  32. 如請求項29所述的製備方法，其中該第二介電層的一密度低於該第二子層的該密度，且高於該第一子層的該密度。
  33. 如請求項29所述的製備方法，其中該第一子層的一上表面以及該第二子層的一上表面大致呈共面。
  34. 如請求項29所述的製備方法，其中該第一導電層包括一通過字元線，且該第二導電層包括一主動字元線。
  35. 如請求項26所述的製備方法，其中該第一導電層以及該第二導電層經配置以接收不同電壓。
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