TWI689050B - 記憶體裝置及其製造方法 - Google Patents

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Abstract

記憶體裝置的製造方法包含形成氧化物層於半導體基底上，形成隔離結構於半導體基底和氧化物層中，隔離結構定義出主動區，形成字元線和位元線於半導體基底中，其中位元線位於字元線上方，移除氧化物層，形成凹陷部位於隔離結構與位元線之間，以及形成儲存節點接點於凹陷部內。此外，由俯視觀之，記憶體裝置包含的儲存節點接點與相對應的主動區重疊。

Description

記憶體裝置及其製造方法
本發明係有關於半導體裝置，特別有關於記憶體裝置及其製造方法。
動態隨機存取記憶體(dynamic random access memory，DRAM)是各種電子產品應用常見的半導體裝置，動態隨機存取記憶體具有複數個單元胞(unit cell)，每一個單元胞包含電容器和電晶體，電容器用於暫時地儲存資料，電晶體作為控制讀取和寫入資料的開關。電晶體的源極連接至位元線(bit line)，電晶體的閘極連接至字元線(word line)，電晶體回應來自字元線的控制訊號而傳遞位元線與電容器之間的資料。
近年來，為了加速半導體裝置的操作速度和滿足半導體裝置微縮化的需求，需要提高動態隨機存取記憶體的積體密度。然而，增加動態隨機存取記憶體的積體密度使得記憶體的製程更複雜且困難。因此，對於持續微縮化的記憶體之製造仍存在許多需要克服的問題。
在記憶體裝置中，儲存節點接點(storage node contact)與主動區(active area)的重疊隨著持續微縮化而成為一項挑戰。依據本發明實施例，提供記憶體裝置的製造方法，使 得儲存節點接點與相對應的主動區重疊，儲存節點接點可以完全位於相對應的主動區範圍內，而且儲存節點接點與相對應的主動區之間可以達到零偏移。同時，此製造方法不需要針對儲存節點接點形成額外的遮罩，因此可以簡化記憶體裝置的製程步驟。
在一些實施例中，提供記憶體裝置的製造方法，此製造方法包含形成氧化物層於半導體基底上；形成隔離結構於半導體基底和氧化物層中，隔離結構定義出主動區；形成字元線和位元線於半導體基底中，其中位元線位於字元線上方；移除氧化物層，以形成凹陷部位於隔離結構與位元線之間；以及形成儲存節點接點於凹陷部內。
在一些實施例中，提供記憶體裝置，其包含半導體基底，具有隔離結構設置於其中且定義出主動區；字元線和位元線設置於半導體基底中，其中位元線位於字元線上方；以及儲存節點接點設置於隔離結構與位元線之間，其中由俯視觀之，儲存節點接點與相對應的主動區重疊。
100‧‧‧固態成像裝置
101‧‧‧半導體基底
103‧‧‧氧化物層
105‧‧‧墊氮化層
107‧‧‧隔離溝槽
109‧‧‧第一介電材料
109’‧‧‧第一介電部
110‧‧‧字元線
111‧‧‧凹槽
113‧‧‧第二介電材料
113’‧‧‧第二介電部
115‧‧‧字元線溝槽
116、143、171‧‧‧離子佈植製程
117‧‧‧井區和通道區
119‧‧‧閘極介電層
120‧‧‧位元線
120’‧‧‧位元線的導電部
121、133、133’、149、175‧‧‧阻障層
123‧‧‧字元線的導電層
125、137‧‧‧介電材料
127‧‧‧位元線溝槽
129、129’‧‧‧間隔層
130‧‧‧主動區
131‧‧‧導電材料
131’‧‧‧位元線接點
135、135’‧‧‧位元線的導電層
137’‧‧‧介電蓋層
139、141‧‧‧凹陷部
140‧‧‧隔離結構
145‧‧‧輕摻雜汲極區
147‧‧‧第一導電部
150、150’‧‧‧儲存節點接點
151‧‧‧第二導電部
153‧‧‧介電襯層
160‧‧‧電容器
161‧‧‧第一電極
163‧‧‧介電層
165‧‧‧第二電極
167‧‧‧層間介電層
173‧‧‧摻雜區
177‧‧‧導電部
D1、D2、D3、D4、D5、D6、D7‧‧‧深度
T1‧‧‧厚度
為了讓本發明實施例之目的、特徵及優點能更明顯易懂，以下配合所附圖式作詳細說明如下：第1圖顯示依據本發明的一些實施例，記憶體裝置的局部平面示意圖。
第2A-2D、3A-3C、4A-4O和5A-5E圖顯示依據本發明的一些實施例，製造記憶體裝置的各個階段之剖面示意圖，其中第 4B、4F、4N圖係沿著第1圖的線B-B繪示，第4C、4G、4O圖係沿著第1圖的線C-C繪示，其餘圖式係沿著第1圖的線A-A繪示。
第6A-6B圖顯示依據本發明的另一些實施例，製造記憶體裝置的中間階段之剖面示意圖，其係沿著第1圖的線A-A繪示。
參閱第1圖，其顯示依據本發明的一些實施例，記憶體裝置100的局部平面示意圖，為了讓圖式清晰容易辨識，第1圖只繪示記憶體裝置100的部分元件。如第1圖所示，記憶體裝置100包含隔離結構140，其定義出被隔離結構140圍繞的主動區130。在一些實施例中，主動區130的平面布局為傾斜於X軸和Y軸的條狀區域，且記憶體裝置100還包含複數條沿Y軸方向延伸的字元線(word line)110，以及複數條沿X軸方向延伸的位元線(bit line)120。
在一些實施例中，記憶體裝置100的每一個主動區130中具有兩條字元線110和一條位元線120，字元線110和位元線120互相交錯設置。此外，記憶體裝置100還包含儲存節點接點150，依據本發明實施例，由俯視觀之，儲存節點接點150與相對應的主動區130重疊，此重疊包含儲存節點接點150與相對應的主動區130部分重疊或完全重疊。在一些實施例中，當儲存節點接點150與相對應的主動區130部分重疊時，儲存節點接點150的面積小於相對應的主動區130的面積；當儲存節點接點150與相對應的主動區130完全重疊時，儲存節點接點150的面積等於相對應的主動區130的面積。依據本發明之實施例，無論儲存節點接點150與相對應的主動區130部分重疊或完全重 疊，皆使得儲存節點接點150大致上完全位於主動區130的範圍內。如第1圖所示，依據本發明的一些實施例，當儲存節點接點150與相對應的主動區130完全重疊時，儲存節點接點150的邊界與相對應的主動區130的邊界對齊，使得儲存節點接點150與主動區130的重疊大致上為零偏移(zero-shift)。
參閱第2A-2D圖，其顯示依據本發明的一些實施例，製造記憶體裝置100的一些中間階段之剖面示意圖，第2A-2D圖係沿著第1圖的線A-A繪示。如第2A圖所示，提供半導體基底101，例如為矽晶圓，在半導體基底101上依序形成氧化物層(oxide layer)103和墊氮化層(pad nitride layer)105，氧化物層103的材料例如為二氧化矽，墊氮化層105的材料例如為氮化矽，墊氮化層105可藉由化學氣相沉積製程形成。氧化物層103可由墊氧化層(pad oxide layer)和四乙氧基矽烷(tetraethoxysilane，TEOS)氧化層組成，在一些實施例中，氧化物層103的厚度T1約為50nm。
接著，藉由蝕刻製程在半導體基底101、氧化物層103和墊氮化層105中形成隔離溝槽107，在蝕刻製程之前，可藉由光阻塗佈、曝光和顯影形成圖案化光阻作為蝕刻遮罩，或者可使用硬遮罩(hard mask)作為蝕刻遮罩，蝕刻遮罩的開口對應於隔離溝槽107的位置。在一些實施例中，隔離溝槽107在半導體基底101中的深度D1約為350nm。
在隔離溝槽107內填入第一介電材料109，且第一介電材料109還沉積在墊氮化層105上，第一介電材料109例如為二氧化矽。之後，使用化學機械研磨(Chemical Mechanical Polishing，CMP)製程移除隔離溝槽107以外的第一介電材料109，在此墊氮化層105作為化學機械研磨的停止層，使得隔離溝槽107內的介電材料109的頂面與墊氮化層105的頂面共平面。
參閱第2B圖，利用蝕刻製程讓隔離溝槽107內的第一介電材料109形成凹槽111，並且在隔離溝槽107的下方部分產生第一介電部109’。在一些實施例中，凹槽111的底面低於半導體基底101的頂面之深度D2約為30nm。
參閱第2C圖，在凹槽111內填入第二介電材料113，且第二介電材料113還沉積在墊氮化層105上，第二介電材料113例如為氮化矽。參閱第2D圖，對第二介電材料113和墊氮化層105進行回蝕刻(etch back)製程，移除部分的第二介電材料113和墊氮化層105，在隔離溝槽107的上方部分產生第二介電部113’，隔離溝槽107內的第一介電部109’和第二介電部113’構成隔離結構140，又可稱為淺溝槽隔離(shallow trench isolation，STI)結構，隔離結構140定義出記憶體裝置100的主動區130，且此時隔離結構140的頂面與氧化物層103的頂面共平面。
接續第2D圖，繼續參閱第3A-3C圖，其顯示依據本發明的一些實施例，製造記憶體裝置100的一些中間階段之剖面示意圖，第3A-3C圖係沿著第1圖的線A-A繪示。如第3A圖所示，利用蝕刻製程在半導體基底101和氧化物層103中蝕刻出字元線溝槽115。在蝕刻製程之前，可藉由光阻塗佈、曝光和顯影形成圖案化光阻作為蝕刻遮罩，或者使用硬遮罩作為蝕刻遮 罩，蝕刻遮罩的開口對應於字元線溝槽115的位置。在一些實施例中，字元線溝槽115在半導體基底101中的深度D3約為210nm。接著，通過字元線溝槽115對半導體基底101進行離子佈植製程116，在字元線溝槽115的底部周圍之半導體基底101中形成井(well)區和通道(channel)區117。
參閱第3B圖，在字元線溝槽115內依序沉積閘極介電層119、阻障(barrier)層121和字元線的導電層123，且閘極介電層119、阻障(barrier)層121和字元線的導電層123還沉積在氧化物層103上(未繪示)，字元線的導電層123又可作為閘極電極層。在一些實施例中，閘極介電層119的材料例如為二氧化矽，阻障層121的材料例如為氮化鈦(TiN)，字元線的導電層123的材料例如為鎢(W)。之後，對閘極介電層119、阻障層121和字元線的導電層123的沉積材料進行回蝕刻(etch back)製程，在字元線溝槽115內形成埋置(buried)的字元線110。在一些實施例中，字元線110的頂面低於半導體基底101的頂面之深度D4約為130nm。
參閱第3C圖，接著在字元線溝槽115內填滿介電材料125，且介電材料125還沉積於氧化物層103上。在一些實施例中，介電材料125例如為氮化矽。
如第4A圖所示，利用蝕刻製程在半導體基底101、氧化物層103和介電材料125中形成位元線溝槽127，位元線溝槽127的底面高於字元線110的頂面，且在字元線溝槽115內留下一部分的介電材料125覆蓋字元線110。
在一些實施例中，位元線溝槽127的底面低於半導 體基底101的頂面之深度D5約為60nm。同時，請參閱第4B和4C圖，其分別顯示在字元線110正上方和在兩條字元線110之間的位元線溝槽127的剖面示意圖。如第4B圖所示，沿著第1圖的線B-B，位元線溝槽127形成在字元線110正上方的介電材料125中。如第4C圖所示，沿著第1圖的線C-C，位元線溝槽127穿過介電材料125形成在半導體基底101和氧化物層103中，位元線溝槽127的位置對應於隔離結構140之間的主動區130。
參閱第4D圖，在位元線溝槽127的側壁和底面上順形地(conformally)形成間隔層129，且間隔層129還形成在介電材料125上。在一些實施例中，間隔層129的材料例如為氮化矽，且可藉由化學氣相沉積(Chemical Vapor Deposition，CVD)製程形成間隔層129。雖然未繪示，在第4B和4C圖所示的位元線溝槽127的側壁和底面上也順形地形成間隔層129，且間隔層129還形成在介電材料125上。
參閱第4E圖，利用蝕刻製程移除位於位元線溝槽127的底面上的間隔層129，以提供位元線接點(bit line contact)之用。在蝕刻製程之前可藉由光阻塗佈、曝光和顯影形成圖案化光阻作為蝕刻遮罩，同時參閱第1圖，以俯視觀之，蝕刻遮罩的開口露出兩條字元線110之間的線形區域。
參閱第4F和4G圖，其分別顯示在字元線110正上方和在兩條字元線110之間，蝕刻後的間隔層129之剖面示意圖。如第4F圖所示，沿著第1圖的線B-B，在字元線110正上方的位元線溝槽127內的間隔層129並未被蝕刻，而位於介電材料125上的間隔層129則被蝕刻移除。如第4G圖所示，沿著第1圖的線 C-C，在位元線溝槽127的底面上和介電材料125上的間隔層129皆被蝕刻移除，只留下位元線溝槽127的側壁上的間隔層129，並且在半導體基底101上的氧化物層103也被部分移除或完全移除，在此處的位元線溝槽127的深度D6可被略微加深，在一些實施例中，深度D6約為70nm。
參閱第4H圖，在位元線溝槽127內沉積作為位元線接點的導電材料131，並且導電材料131還沉積在間隔層129上。在一些實施例中，導電材料131例如為多晶矽。雖然未繪示，在第4F和4G圖所示的位元線溝槽127內也沉積導電材料131，且導電材料131還沉積在第4F圖的介電材料125上和第4G圖的半導體基底101和隔離結構140上。
參閱第4I圖，對第4H圖的導電材料131進行回蝕刻製程，在位元線溝槽127的底面上形成位元線接點131’。雖然未繪示，同時，沿著第1圖的線B-B和線C-C，位元線溝槽127內的導電材料131也被回蝕刻。
參閱第4J圖，在位元線溝槽127內依序沉積阻障層133和位元線的導電層135，且阻障層133和位元線的導電層135還沉積在間隔層129上。在一些實施例中，阻障層133的材料例如為氮化鈦(TiN)，位元線的導電層135的材料例如為鎢(W)。雖然未繪示，同時，沿著第1圖的線B-B和線C-C，在位元線溝槽127內也依序沉積阻障層133和位元線的導電層135，且阻障層133和位元線的導電層135還沉積在第4F圖的介電材料125上和第4G圖的半導體基底101和隔離結構140上。
參閱第4K圖，對第4J圖的阻障層133和位元線的導 電層135進行回蝕刻製程，在位元線溝槽127內形成埋置(buried)的位元線120的導電部120’，導電部120’包含位元線接點131’、阻障層133’和導電層135’。在一些實施例中，位元線120的導電部120’的頂面低於半導體基底101的頂面。雖然未繪示，同時，沿著第1圖的線B-B和線C-C，在位元線溝槽127內的阻障層133和位元線的導電層135也被回蝕刻。
參閱第4L圖，在位元線溝槽127內填滿介電材料137，且介電材料137還沉積在氧化物層103和隔離結構140上方的介電材料125和間隔層129上。在一些實施例中，介電材料137例如為氮化矽。雖然未繪示，同時，沿著第1圖的線B-B和線C-C，在位元線溝槽127內也填滿介電材料137，且介電材料137還沉積在第4F圖的介電材料125上和第4G圖的半導體基底101和隔離結構140上。
參閱第4M圖，對氧化物層103和隔離結構140上方的介電材料137進行回蝕刻製程，且此回蝕刻製程同時移除氧化物層103和隔離結構140上方的介電材料125和間隔層129，結果在位元線120的導電層135’上產生介電蓋層137’，並且在位元線溝槽127的側壁上產生間隔層129’，形成位元線120。如第4M圖所示，此時位元線120的頂面(亦即介電蓋層137’的上表面)與氧化物層103的頂面共平面。
同時，參閱第4N和4O圖，其分別顯示在字元線110正上方和在兩條字元線110之間，對介電材料137進行回蝕刻製程後產生的介電蓋層137’和間隔層129’之剖面示意圖。如第4N圖所示，沿著第1圖的線B-B，在字元線110正上方的位元線120 的頂面與介電材料125的頂面共平面。如第4O圖所示，沿著第1圖的線C-C，位於兩條字元線110之間的位元線120的頂面與半導體基底101的頂面和隔離結構140的頂面共平面。
接續第4M圖，繼續參閱第5A-5E圖，其顯示依據本發明的一些實施例，製造記憶體裝置100的一些中間階段之剖面示意圖，第5A-5E圖係沿著第1圖的線A-A繪示。如第5A圖所示，移除氧化物層103，形成凹陷部139位於隔離結構140與位元線120之間，凹陷部139的深度亦即為氧化物層103的厚度T1(參閱第2A圖)，例如約為50nm。在一些實施例中，可藉由濕式蝕刻製程移除氧化物層103。由於間隔層129’和第二介電部113’的材料與氧化物層103的材料不同，因此移除氧化物層103的蝕刻製程不會對位元線120的間隔層129’和隔離結構140的第二介電部113’造成損傷，亦即位元線120的間隔層129’之厚度和隔離結構140的第二介電部113’之寬度可以維持不變。
參閱第5B圖，在一些實施例中，經由第5A圖的凹陷部139進一步蝕刻半導體基底101，產生深度加深的凹陷部141。由於半導體基底101的矽基材料與間隔層109’的氮化矽材料和隔離結構140的第二介電部113’的氮化矽材料在蝕刻時具有高度蝕刻選擇性，因此可以精確控制對半導體基底101的蝕刻，而不會影響位元線120的間隔層129’之厚度和隔離結構140的第二介電部113’之寬度。
在一些實施例中，從隔離結構140的頂面開始算起，凹陷部141的深度D7約為100nm。此外，在經由凹陷部139蝕刻半導體基底101之前，同時參閱第1圖，從俯視觀之，形成 遮罩170覆蓋與儲存節點接點150相對應的主動區130以外的一部份的主動區130，在一些實施例中，上述遮罩170可以是在兩條字元線110之間形成的光阻圖案，其覆蓋位於兩條字元線110之間的主動區130，且在位元線120上方。在產生凹陷部141之後，移除遮罩170，然後可以經由凹陷部141對半導體基底101進行離子佈植製程143，形成輕摻雜汲極區(lightly doped drain，LDD)145。
參閱第5C圖，在凹陷部141內先沉積第一導電材料層(未繪示)，在一些實施例中，第一導電層例如為摻雜的多晶矽層。對第一導電材料層進行回蝕刻製程，於凹陷部141內形成儲存節點接點150的第一導電部147，第一導電部147未填滿凹陷部141。接著，在第一導電部147上方依序沉積阻障材料層(未繪示)和第二導電材料層(未繪示)填滿凹陷部141，且阻障材料層和第二導電材料層還沉積於凹陷部141以外的區域上。在一些實施例中，阻障材料層例如為氮化鈦(TiN)，第二導電材料層例如為鎢(W)。接著，將沉積的阻障材料層和第二導電材料層回蝕刻，在凹陷部141內形成儲存節點接點150的阻障層149和第二導電部151。
如第5C圖所示，在一些實施例中，儲存節點接點150包含第一導電部147、阻障層149和第二導電部151，其中第二導電部151在第一導電部147上方，阻障層149介於第一導電部147與第二導電部151之間，且阻障層149圍繞第二導電部151。依據本發明實施例，儲存節點接點150的頂面與隔離結構140的頂面共平面，並且儲存節點接點150的頂面也與位元線 120的頂面共平面。
參閱第5D圖，在第5C圖的結構上形成介電襯層153，在一些實施例中，介電襯層153的材料例如為氮化矽，介電襯層153覆蓋儲存節點接點150、位元線120和隔離結構140。
參閱第5E圖，在第5D圖的結構上形成電容器160，且電容器160穿過介電襯層153而電性連接至儲存節點接點150。首先於介電襯層153上形成層間介電(interlayer dielectric，ILD)層167，在一些實施例中，層間介電層167的材料例如為二氧化矽。於層間介電層167和介電襯層153中形成電容器160的開口。可以藉由在層間介電層167上形成圖案化光阻或硬遮罩作為蝕刻遮罩，蝕刻遮罩的開口對應於電容器160的位置。對層間介電層167和介電襯層153進行蝕刻製程，形成電容器160的開口。藉著，在電容器160的開口內和層間介電層167上依序沉積第一電極161、介電層163和第二電極165的材料，並且對上述沉積材料進行平坦化製程，使得電容器160的頂面與層間介電層167的頂面共平面，完成如第5E圖所示的記憶體裝置100。
第6A和6B圖顯示依據本發明的另一些實施例，製造記憶體裝置100的一些中間階段之剖面示意圖，第6A和6B圖係沿著第1圖的線A-A繪示。接續第5A圖，參閱第6A圖，在移除氧化物層103形成凹陷部139之後，不對半導體基底101進行蝕刻製程，先經由凹陷部139對半導體基底101進行離子佈植製程(未繪示)，形成輕摻雜汲極區(LDD)145。之後，再經由凹陷部139對半導體基底101進行另一道離子佈植製程171，形成摻 雜區173。
參閱第6B圖，在第6圖的凹陷部139內依序沉積阻障材料層(未繪示)和導電材料層(未繪示)填滿凹陷部139，且阻障材料層和導電材料層還沉積在凹陷部139以外的區域上。在一些實施例中，阻障材料層例如為氮化鈦(TiN)，導電材料層例如為鎢(W)。接著，對阻障材料層和導電材料層進行回蝕刻製程，形成儲存節點接點150’的阻障層175和導電部177。在此實施例中，儲存節點接點150’包含阻障層175和導電部177，阻障層175圍繞導電部177的側壁和底部，且在鄰近儲存節點接點150’的下方具有摻雜區173。在此實施例中，摻雜區173可以提供與第5C圖所示的第一導電部147相似的作用。之後，在第6B圖的結構上進行第5D和5E圖的製程步驟，形成電容器160，完成記憶體裝置100。
依據本發明實施例，在移除位於主動區的氧化物層後所產生的凹陷部中形成儲存節點接點，因此儲存節點接點的形成為自對準(self-aligned)製程，不需要額外形成用於儲存節點接點的遮罩，即能完成儲存節點接點的製作，使得記憶體裝置的製造可以節省一道光罩的製程，讓記憶體裝置的製程步驟更簡化。
再者，從俯視觀之，儲存節點接點可以完全位於主動區的範圍內，並且在一些實施例中，儲存節點接點與主動區的重疊可以是零位移，亦即儲存節點接點的邊界可以與主動區的邊界對齊，這對於積體密度增加且尺寸日漸微縮化的記憶體裝置而言，可以降低儲存節點接點與主動區之間的接觸阻 抗，並提升記憶體裝置的效能和可靠度。
此外，依據本發明實施例，位元線是形成在半導體基底內的溝槽中，位元線的頂面與儲存節點接點的頂面和隔離結構的頂面共平面，亦即位元線是埋置在半導體基底中，這使得位元線不會發生崩塌的問題，進而提高記憶體裝置的可靠度。
另外，依據本發明實施例，在移除位於主動區的氧化物層產生凹陷部的製程中，以及後續對半導體基底進行蝕刻加深凹陷部的製程中，由於各元件層的材料之蝕刻選擇比，隔離結構的上層之第二介電部不會有材料損失，亦即隔離結構的寬度不會改變，因此記憶體裝置的各單元胞之間不會有短路的風險，並且位元線的導電部與儲存節點接點之間的間隔層也不會有材料損失，亦即間隔層的厚度不會改變，因此也不會有位元線與儲存節點接點的寄生電容問題。
此外，依據本發明的一些實施例，隔離結構的上層之第二介電部可由氮化矽製成，其覆蓋由氧化矽製成的下層之第一介電部，因此在後續進行的各製程步驟中，不會發生隔離結構的材料損失，可以避免記憶體裝置的鄰近單元胞之間發生短路問題，進而提升記憶體裝置的良率和可靠度。
雖然本發明實施例已揭露如上，然而這些實施例並非用以限定本發明，在本發明所屬技術領域中具有通常知識者當可瞭解，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100‧‧‧記憶體裝置
101‧‧‧半導體基底
110‧‧‧字元線
120‧‧‧位元線
130‧‧‧主動區
140‧‧‧隔離結構
147‧‧‧第一導電部
149‧‧‧阻障層
150‧‧‧儲存節點接點
153‧‧‧介電襯層
160‧‧‧電容器
161‧‧‧第一電極
163‧‧‧介電層
165‧‧‧第二電極
167‧‧‧層間介電層

Claims (13)

  1. 一種記憶體裝置的製造方法，包括：形成一氧化物層於一半導體基底上；形成一隔離結構於該半導體基底和該氧化物層中，該隔離結構定義出一主動區；形成一字元線和一位元線於該半導體基底中，其中該位元線位於該字元線上方；以該隔離結構和該位元線作為蝕刻停止結構，移除部分該氧化物層，以形成一凹陷部位於該隔離結構與該位元線之間；以及形成一儲存節點接點於該凹陷部內。
  2. 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中形成該隔離結構包括：形成一隔離溝槽於該半導體基底和該氧化物層中；在該隔離溝槽的一下方部分填入一第一介電材料，該第一介電材料包括氧化矽；以及以一第二介電材料填滿該隔離溝槽，該第二介電材料包括氮化矽，其中該隔離結構的頂面與該儲存節點接點的頂面共平面。
  3. 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中形成該字元線包括：形成一字元線溝槽於該半導體基底和該氧化物層中； 於該字元線溝槽內形成該字元線；以及以一介電材料填滿該字元線溝槽，該介電材料包括氮化矽。
  4. 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中形成該位元線包括：形成一位元線溝槽於該半導體基底和該氧化物層中；在該位元線溝槽的側壁形成一間隔層；在該位元線溝槽內形成該位元線的一導電部；以及以一介電材料填滿該位元線溝槽，該介電材料包括氮化矽，其中該位元線的頂面與該儲存節點接點的頂面共平面。
  5. 如申請專利範圍第1項所述之記憶體裝置的製造方法，更包括在形成該儲存節點接點之前，經由該凹陷部蝕刻該半導體基底，以形成一加深的凹陷部。
  6. 如申請專利範圍第5項所述之記憶體裝置的製造方法，其中該儲存節點接點形成在該加深的凹陷部內，且該儲存節點接點包括一第一導電部及一第二導電部位於該第一導電部上方，該第一導電部的材料包括多晶矽，且該第二導電部的材料包括金屬。
  7. 如申請專利範圍第1項所述之記憶體裝置的製造方法，更包括在形成該儲存節點接點之前，經由該凹陷部對該半導體基底進行一離子佈植製程，以形成一摻雜區於該凹陷部下方。
  8. 一種記憶體裝置，包括： 一半導體基底，具有一隔離結構設置於其中且定義出一主動區；一字元線和一位元線，設置於該半導體基底中，其中該位元線位於該字元線上方；以及一儲存節點接點，設置於該隔離結構與該位元線之間，其中由俯視觀之，該儲存節點接點與相對應的該主動區重疊，且該儲存節點接點的平面輪廓與該主動區的重疊部分的平面輪廓相同。
  9. 如申請專利範圍第8項所述之記憶體裝置，其中由俯視觀之，該儲存節點接點的面積小於或等於相對應的該主動區的面積。
  10. 如申請專利範圍第8項所述之記憶體裝置，其中該儲存節點接點的頂面與該隔離結構的頂面共平面。
  11. 如申請專利範圍第8項所述之記憶體裝置，其中該位元線包括一導電部及一介電蓋層設置於該導電部上，該介電蓋層的材料包括氮化矽，且該儲存節點接點的頂面與該位元線的頂面共平面。
  12. 如申請專利範圍第8項所述之記憶體裝置，其中該隔離結構包括一第一介電部和一第二介電部位於該第一介電部上，該第一介電部的材料包括氧化矽，且該第二介電部的材料包括氮化矽。
  13. 如申請專利範圍第8項所述之記憶體裝置，其中該儲存節點 接點設置於該半導體基底中，該儲存節點接點包括一第一導電部及一第二導電部位於該第一導電部上方，該第一導電部的材料包括多晶矽，該第二導電部的材料包括金屬。
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