TWI771129B

TWI771129B - 記憶體結構及其製造方法

Info

Publication number: TWI771129B
Application number: TW110128392A
Authority: TW
Inventors: 蘇品源
Original assignee: 南亞科技股份有限公司
Priority date: 2021-08-02
Filing date: 2021-08-02
Publication date: 2022-07-11
Also published as: TW202308114A; CN115701757A

Abstract

本揭露提供一種記憶體結構，包括基板、導電結構、第一電極層、以及第一支撐層。其中一部分的導電結構埋設於基板，且另一部分的導電結構突出於基板上的頂表面。第一電極層，包含底面，底面電性連接於導電結構的上表面，其中底面的面積小於或等於上表面的面積，且底面不超出上表面的周緣。第一支撐層，圍繞突出於基板上的部分的導電結構以及第一電極層的底部，以使第一電極層的底部對準導電結構，且不會超出導電結構的上表面的周緣。

Description

記憶體結構及其製造方法

本揭露是有關於一種記憶體結構與其製造方法，特別是關於一種電容器與著陸墊對準的記憶體結構與其製造方法。

動態隨機存取記憶體(DRAM，dynamic random access memory)逐漸成為重要的電子產品。動態隨機存取記憶體是由電晶體與電容器所組成。電晶體的源極連接位元線(bite line，BL)、汲極連接電容器，電晶體的閘極連接字元線(word line，WL)。傳統電容器在設計上，與直接接觸件(direct contact，DC)接觸後連接到源極。但隨著尺寸越做越小，目前皆是將電容器先與著陸墊(landing pad)提供較大的接觸面積連接後，再透過直接接觸件連接到源極。

然而，在尺寸來到奈米等級時，傳統方法需要具有非常高的精確度之微影(photolithography)，一旦著陸墊於直接接觸件上的對位不準、或電容器於著陸墊上對位不準時，將導致接觸不良。電容器蝕刻時因為位置錯開而貫穿至著陸墊旁的空氣間隔區，最終破壞記憶體元件。

因此，如何改善著陸墊與電容器對不準的問題，現有技術實有待改善的必要。

本揭露之一實施方式提供了一種記憶體結構，包含基板、導電結構、第一電極層、以及第一支撐層。其中一部分的導電結構埋設於基板，且另一部分的導電結構突出於基板上的頂表面。第一電極層，包含底面，底面電性連接於導電結構的上表面，其中底面的面積小於或等於上表面的面積，且底面不超出上表面的周緣。第一支撐層，圍繞突出於基板上的部分的導電結構以及第一電極層的底部。

在一些實施方式中，記憶體結構更包含介電層以及第二電極層，介電層位於第一電極層與第二電極層之間。

在一些實施方式中，記憶體結構更包含第二支撐層以及第三支撐層，第三支撐層設置於第一電極層的頂部與外側，第二支撐層設置於第一支撐層與第三支撐層之間，並與第一電極層的外側相連。

在一些實施方式中，導電結構的材質包含鎢或其合金。

在一些實施方式中，第一支撐層的材質包含氮化矽。

在一些實施方式中，第一支撐層、第三支撐層及第三支撐層的材質包含氮化矽。

本揭露之另一實施方式提供了一種製造記憶體結構的方法，包含提供基板；形成導電結構，其中一部分的導電結構埋設於基板，且另一部分的導電結構突出於基板的頂表面；形成保護層於導電結構上；將第一支撐層覆蓋於保護層與基板的頂表面上；移除部分第一支撐層，以露出保護層；形成多層結構，多層結構由下至上依序包含第一堆疊材料層、第二支撐層、第二堆疊材料層以及第三支撐層，其中第一堆疊材料層設於露出的保護層與移除後的部分第一支撐層上；蝕刻多層結構與保護層且形成凹槽，在凹槽的底部露出導電結構；以及在凹槽表面共形地形成第一電極層，其中第一電極層的底面電性連接於導電結構的上表面，其中底面的面積小於或等於上表面的面積，且底面不超出上表面的周緣。

在一些實施方式中，保護層的材質包含氧化物。

在一些實施方式中，第一支撐層的材質包含氮化矽。

在一些實施方式中，導電結構的材質包含鎢或其合金。

在一些實施方式中，蝕刻多層結構與保護層且形成凹槽的步驟，方法更包含：蝕刻多層結構，以露出保護層；以及以自對準接觸方式蝕刻保護層，露出導電結構，以在多層結構與保護層形成凹槽。

在一些實施方式中，其中在凹槽表面共形地形成第一電極層之後，方法更包含：執行選擇性蝕刻製程，以移除第一堆疊材料層及第二堆疊材料層；以及形成介電層以及第二電極層，其中介電層位於第一電極層及第二電極層之間。

為使本揭露的敘述更加詳盡與完備，下文針對本發明的實施態樣與具體實施例提出說明性的描述，但這並非實施或運用本發明具體實施例的唯一形式。以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。在以下描述中，將詳細敘述許多特定細節，以使讀者能夠充分理解以下的實施例。然而，亦可在無此等特定細節之情況下實踐本發明之實施例。

另外，空間相對用語，如「下」、「上」等，是用以方便描述一元件或特徵與其他元件或特徵在圖式中的相對關係。這些空間相對用語旨在包含除了圖式中所示之方位以外，裝置在使用或操作時的不同方位。裝置可被另外定位（例如旋轉90度或其他方位），而本文所使用的空間相對敘述亦可相對應地進行解釋。

於本文中，除非內文中對於冠詞有所特別限定，否則『一』與『該』可泛指單一個或多個。將進一步理解的是，本文中所使用之『包含』、『包括』、『具有』及相似詞彙，指明其所記載的特徵、區域、整數、步驟、操作、元件與/或組件，但不排除其所述或額外的其一個或多個其它特徵、區域、整數、步驟、操作、元件、組件，與/或其中之群組。

以下列舉數個實施例及實驗例以更詳盡闡述本發明之製造記憶體結構的方法，然其僅為例示說明之用，並非用以限定本發明，本發明之保護範圍當以後附之申請專利範圍所界定者為準。

雖然下文中利用一系列的操作或步驟來說明在此揭露之方法，但是這些操作或步驟所示的順序不應被解釋為本發明的限制。例如，某些操作或步驟可以按不同順序進行及/或與其它步驟同時進行。此外，並非必須執行所有繪示的操作、步驟及/或特徵才能實現本發明的實施方式。此外，在此所述的每一個操作或步驟可以包含數個子步驟或動作。

請參閱第1圖所示，第1圖繪示本揭露之一些實施方式之記憶體結構的製造方法的流程圖。方法10始於步驟S11，提供基板。接著，方法10進行到步驟S12，形成導電結構，其中一部分的導電結構埋設於基板，且另一部分的導電結構突出於基板的頂表面。接著，方法10進行到步驟S13，形成保護層於導電結構上。接著，方法10進行到步驟S14，將第一支撐層覆蓋於保護層與基板的頂表面上。接著，方法10進行到步驟S15，移除部分第一支撐層，以露出保護層。接著，方法10進行到步驟S16，形成多層結構，多層結構由下至上依序包含第一堆疊材料層、第二支撐層、第二堆疊材料層以及第三支撐層，其中第一堆疊材料層設於露出的保護層與移除後的部分第一支撐層上。接著，方法10進行到步驟S17，蝕刻多層結構與保護層且形成凹槽，在凹槽的底部露出導電結構。接著，方法10進行到步驟S18，在凹槽表面共形地形成第一電極層；其中第一電極層的底面電性連接於導電結構的上表面，其中底面的面積小於或等於上表面的面積，且底面不超出上表面的周緣。接著，方法10進行到步驟S19，執行選擇性蝕刻製程，以移除第一堆疊材料層及第二堆疊材料層。最後，方法10進行到步驟S20，形成介電層以及第二電極層，其中介電層位於第一電極層及第二電極層之間，進而得到電容器。

第2-11圖繪示本揭露之多個實施方式之製造方法中各製程階段的剖面示意圖。請參閱第1圖及第2圖，第2圖根據第1圖的步驟S11、步驟S12以及步驟S13所繪製。在步驟S11中，提供基板110；在步驟S12中，形成導電結構120，其中一部分的導電結構120a埋設於基板110，且另一部分的導電結構120b突出於基板110的頂表面111；在步驟S13中，形成保護層130於導電結構120上。具體而言，基板110可包括含有半導體材料的任何結構，基板110包括但不限於塊材半導體材料，例如為半導體晶圓(半導體晶圓可以是獨立的或與其他材料組合)。基板110可以包括例如矽(Si)。替代地，基板110可以包括諸如鍺(Ge)的半導體元件，或者諸如碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)和磷化銦(InP)之類的化合物半導體。替代地，基板110可以具有絕緣體上矽(SOI)結構，例如，基板110可以包括掩埋氧化物(buried oxide，BOX)層。基板110可以包括導電區域，例如，摻雜有雜質的阱(well)或摻雜有雜質的結構。基板110包括電晶體結構(圖未顯示)。導電結構120的成分包括導電材料，例如為鎢(W)或其合金。保護層130的成分為氧化物，例如二氧化矽(SiO ₂)、氮氧化矽(SiO _xN _y, Silicon-Oxy-Nitride)。在一些實施例中，保護層130的底面131面積小於或等於導電結構120的上表面121的面積，且底面131不超出上表面121的周緣。

在一些實施方式中，步驟S11、步驟S12、以及步驟S13可以是在製造著陸墊(即，導電結構120)的過程中，先將導電層以遮罩氧化物(即，保護層130)作為遮罩時，圖案化導電層而形成著陸墊的圖形後，不移除保護層130。接著將氮化矽(Si ₃N ₄)層140a覆蓋於遮罩氧化物與著陸墊的側壁，以封閉位於著陸墊側邊下方的空氣間隔(air gap)，其中空氣間隔是用來降低或抵消寄生電容。換言之，步驟S11、步驟S12、以及步驟S13可以是延續製造電晶體的步驟中，保留著陸墊的遮罩氧化物，也同時保留封閉空氣間隔的氮化矽層。因此，在保留製造著陸墊的遮罩氧化物與氮化矽層後，再繼續以下步驟。

請參閱第1圖及第3圖，第3圖根據第1圖的步驟S14所繪製。在步驟S14中，將第一支撐層140覆蓋於保護層130與基板110的頂表面111上。第一支撐層140的材質包括氮化矽(Si ₃N ₄)，且第一支撐層140可以是由沉積製程所製造，例如為化學氣相沉積(chemical vapor deposition，CVD)製程、電漿化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程或其他合適的沉積製程。

在一些實施方式中，第一支撐層140即為覆蓋於遮罩氧化物與著陸墊側壁的氮化矽層、以及填補於氮化矽層之間間隔處的氮化矽。

請參閱第1圖及第4圖，第4圖根據第1圖的步驟S14所繪製。在步驟S15，移除部分第一支撐層140，以露出保護層130的頂面132。具體而言，通過回蝕或化學機械拋光來回蝕絕緣層(chemical mechanical polishing，CMP)工藝移除部分第一支撐層140，使第一支撐層140與保護層130的頂面132共平面。

請參閱第1圖及第5圖，第5圖根據第1圖的步驟S16所繪製。在步驟S16，形成多層結構150，多層結構150由下至上依序包含第一堆疊材料層151、第二支撐層152、第二堆疊材料層153以及第三支撐層154，其中第一堆疊材料層151設於露出的保護層130的頂面132與移除後的部分第一支撐層140上。在一實施方式中，第一堆疊材料層151和第二堆疊材料層153的成分可包括矽玻璃，例如：硼磷矽玻璃(boro-phospho silicate glass，BPSG)、磷矽酸鹽玻璃(PSG)、氟矽酸鹽玻璃、旋塗介電質、四乙氧基矽烷(tetraethylorthosilicate，TEOS)、或其組合。此外，第一堆疊材料層151和第二堆疊材料層153也可以包括半導體材料層，例如為非晶矽層或多晶矽層。在一些實施例中，第一堆疊材料層151包括硼磷矽玻璃，且第二堆疊材料層153包括四乙氧基矽烷，但本揭露並不以此為限。

除此之外，第二支撐層152以及第三支撐層154包括氮化矽(Si ₃N ₄)，且第一堆疊材料層151、第二支撐層152、第二堆疊材料層153、以及第三支撐層154可以是由沉積製程所製造，例如為化學氣相沉積(chemical vapor deposition，CVD)製程、電漿化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程或其他合適的沉積製程。

請參閱第1圖、第6圖及第7圖，第6圖及第7圖根據第1圖的步驟S17所繪製。在步驟S17，蝕刻多層結構150與保護層130且形成凹槽160，在凹槽160的底表面161露出導電結構120。因此，蝕刻多層結構150與保護層130可同時進行。在一實施方式中，蝕刻多層結構150與保護層130可分開進行，首先如第6圖所示，蝕刻多層結構150，以露出保護層130。例如，可以利用乾式蝕刻製程(非等向性蝕刻製程)來蝕刻多層結構150，而非等向性蝕刻製程可以為反應離子蝕刻製程(reactive-ion etching, RIE)或電漿蝕刻製程，本揭露並不以此為限。接著如第7圖所示，蝕刻保護層130，露出導電結構120的上表面121，以形成凹槽160。例如，可以利用自對準接觸(self-aligned contact，SAC)方式進行蝕刻，將保護層130完全去除。在一些實施例中，由於保護層130下方的導電結構為鎢，因此蝕刻時為具有選擇性地蝕刻，因此不需擔心會造成過度蝕刻(over etching)的問題，以避免因蝕刻不足使電容器無法接觸到著陸墊導致單顆電容失效(single cell failure，SCF)。再者，由於當保護層130為氧化物，且周圍是由氮化矽材質的第一支撐層140所圍繞，因此可選擇性地只蝕刻氧化物的保護層130。

在一些實施例中，當蝕刻第一堆疊材料層151時，只要能蝕刻至稍微露出保護層130的頂面132，即可在下一步驟中選擇性地將保護層130完全移除。若第一堆疊材料層151的底部面積(bottom critical dimension (CD))不大，可再透過第一堆疊材料層151的材質硼磷矽玻璃(BPSG)濃度調整而放大底部面積。

請參閱第1圖及第8圖，第8圖根據第1圖的步驟S18所繪製。在步驟S18，在凹槽160(如第7圖所示)表面共形地形成第一電極層170。具體而言，第一電極層170共形地形成於凹槽160的底表面161與側表面162之上，其中底表面161即為導電結構120的上表面121。詳細而言，第一電極層170的底面171電性連接於導電結構120的上表面121，其中底面171的面積小於或等於上表面121的面積，且底面171不超出上表面121的周緣。亦即，當底面171的面積小於上表面121的面積時，底面171不超出上表面121的周緣、或在上表面121的周緣內；當底面171的面積等於上表面121的面積時，底面171位於上表面121的周緣上，即底面171的周緣與上表面121的周緣重疊。換言之，在XZ剖面下(X軸與Z軸的剖面)，第一電極層170的底面171不會超出部分的導電結構120b的兩側壁。再言之，第一電極層170的底部172(即原保護層130被移除後的區域)垂直投影於導電結構120的上表面121時，第一電極層170的底面171面積小於或等於上表面121的面積，且底面171不超出上表面121的周緣。因此，以本揭露的製造方法獲得的第一電極層170的底面171，不會如習知技術會超出著陸墊(即導電結構120)而有對不準、偏移(overlay)的情形發生。

在一些實施例中，第一電極層170包括底部172以及位於底部172上方的頂部173，其中底部172位於原保護層130被移除後的區域，頂部173位於多層結構150被移除後的區域。如第8圖XZ剖面圖中，左側的第一電極層170a具有頂部173窄、底部172寬的型態。又如第8圖右側的第一電極層170b具有頂部173寬、底部172窄的型態。在另一些實施例中，第一電極層170的底部172以及頂部173可以是相同寬度、或是不同寬度，以上實施態樣僅為例示，但不以此為限。

在一些實施例中，第一電極層170是由合適的導電化合物或其組合所製成，例如為氮化鈦(TiN)，但本揭露並不以此為限。

請參閱第1圖及第9圖，第9圖根據第1圖的步驟S19所繪製。在步驟S19，執行選擇性蝕刻製程，以移除第一堆疊材料層151及第二堆疊材料層153(如第8圖所示。在一些實施例中，選擇性蝕刻製程(例如為濕式蝕刻)的步驟包括暴露多層結構150於含有氫氟酸(HF)的溶液，且含有氫氟酸的溶液對於第一電極層170、第一堆疊材料層151以及第二堆疊材料層153具有優異的蝕刻選擇比。除此之外，所述含有氫氟酸的溶液可以同時包括氫氟酸以及氟化銨(NH ₄F)，以便於選擇性地移除第一堆疊材料層151以及第二堆疊材料層153，但本揭露不以此為限。在第一堆疊材料層151以及第二堆疊材料層153被移除之後，第一支撐層140、第二支撐層152以及第三支撐層154則會支撐第一電極層170並避免第一電極層170結構不穩而坍塌。

在一些實施方式中，步驟S19包括在第二支撐層152以及第三支撐層154上形成開口。首先，穿過第三支撐層154的第一開口被形成，藉此蝕刻液可流經第一開口並蝕刻第二堆疊材料層153。接著，穿過第二支撐層152的第二開口被形成，藉此蝕刻液可進一步蝕刻第一堆疊材料層151。第一開口及第二開口可以是被前述的非等向性蝕刻製程所形成，但本揭露並不以此為限。

請參閱第1圖、第10圖及第11圖，第10圖及第11圖根據第1圖的步驟S20所繪製。在步驟S20，形成介電層180以及第二電極層190，其中介電層180位於第一電極層170及第二電極層190之間，進而得到電容器。具體而言，介電層180形成於第一電極層170上，接著第二電極層190形成於介電層180上。因此，介電層180位於第一電極層170及第二電極層190之間，藉此形成電容器。介電層180包括高介電常數 (higher dielectric constant，High-K)的介電材料，例如介電層180是由介電常數大於或等於氧化矽(SiO ₂)的介電常數之材料所製成。第二電極層190可以是由合適的導電化合物或其組合所製成，第二電極層190的材料例如為氮化鈦，而介電層180和第二電極層190可以是由上述的任何沉積製程所製造，但本發明並不以此為限。在一些實施例中，介電層180可形成於第一電極層170的兩側、兩第二電極層190分別再形成於兩介電層180之外(圖未顯示)，以上實施態樣僅為例示，但不以此為限。

請參閱第12圖，第12圖為本揭露之另一些實施方式之記憶體結構的剖面示意圖。第12圖與第11圖的差異在於，藉由在方法10的步驟17中(如第6圖及第7圖所示)調整蝕刻多層結構150的寬度，使形成於凹槽160底表面161與側表面162的第一電極層170，底部172以及頂部173具有相同或不同的寬度。例如：第12圖左側的第一電極層170c底部172以及頂部173可以是相同寬度，使第一電極層170c呈現U字型。或是，例如：第12圖右側的第一電極層170d底部172小於頂部173的寬度，且於XZ剖面下，底部172的一側壁與頂部173的一側壁於垂直方向(如Z軸方向)上共平面。

在一些實施方式中，本揭露之一些實施方式之記憶體結構包含基板110、導電結構120、第一支撐層140、以及第一電極層170。其中一部分的導電結構120a埋設於基板110，且另一部分的導電結構120b突出於基板110上的頂表面111。第一支撐層140圍繞突出於基板110上的部分的導電結構120b以及第一電極層170的底部172。第一電極層170的底面171電性連接於導電結構120的上表面121，其中底面171的面積小於或等於上表面121的面積，且底面171不超出上表面121的周緣。

在一些實施方式中，記憶體結構更包含介電層180以及第二電極層190，介電層180位於第一電極層170與第二電極層190之間。

在一些實施方式中，記憶體結構更包含第二支撐層152以及第三支撐層154，第三支撐層154設置於第一電極層170的頂部173與外側，第二支撐層152設置於第一支撐層140與第三支撐層154之間，並與第一電極層170的外側相連。

本揭露之一些實施方式中，提供記憶體結構及其製造方法。藉由保留保護層於導電結構上與第一支撐層封閉空氣隔離，使移除保護層後形成第一電極層時，第一電極層的底面面積小於或等於導電結構的上表面的面積，且底面不超出上表面的周緣；亦即使電容器的底部電極對準著陸墊，且不會超出著陸墊的頂表面周緣。因此，不會如習知技術電容器的底部電極會超出著陸墊(即導電結構)而有對不準、偏移的情形發生。

再者，藉由以上技術特徵，避免傳統製程需要蝕刻底部氮化矽材質的支撐層，而過蝕刻導致下方以封閉的空氣間隔再次被打開。此外，由於不需要過蝕刻底部氮化矽材質的支撐層，避免了頂部氮化矽材質的支撐層被多次蝕刻而撐大，形成上大下小的V型形狀。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

10:方法 S11~S20:步驟 110:基板 111:頂表面 120:導電結構 120a:導電結構 120b:導電結構 121:上表面 130:保護層 131:底面 132:頂面 140:第一支撐層 140a:氮化矽層 150:多層結構 151:第一堆疊材料層 152:第二支撐層 153:第二堆疊材料層 154:第三支撐層 160:凹槽 161:底表面 162:側表面 170:第一電極層 170a:第一電極層 170b:第一電極層 170c:第一電極層 170d:第一電極層 171:底面 172:底部 173:頂部 180:介電層 190:第二電極層 X:X軸 Z:Z軸

當結合附圖閱讀以下詳細描述時，本揭露的各種態樣將最易於理解。應注意的是，根據行業標準操作規程，各種特徵結構可能並非按比例繪製。事實上，為了論述之清晰性，可以任意地增大或減小各種特徵結構之尺寸。為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖繪示本揭露之一些實施方式之記憶體結構的製造方法的流程圖。第2-11圖繪示本揭露之多個實施方式之製造方法中各製程階段的剖面示意圖。第12圖為本揭露之另一些實施方式之記憶體結構的剖面示意圖。

170:第一電極層

180:介電層

190:第二電極層

X:X軸

Z:Z軸

Claims

一種記憶體結構，包含：一基板；一導電結構，其中一部分的該導電結構埋設於該基板，且另一部分的該導電結構突出於該基板上的一頂表面；一第一電極層，包含一底面，該底面電性連接於該導電結構的一上表面，其中該底面的面積小於或等於該上表面的面積，且該底面不超出該上表面的一周緣；一第一支撐層，圍繞突出於該基板上的部分的該導電結構以及該第一電極層的一底部；以及一第二支撐層以及一第三支撐層，該第三支撐層設置於該第一電極層的一頂部與一外側，該第二支撐層設置於該第一支撐層與該第三支撐層之間，並與該第一電極層的該外側相連。
如請求項1所述之記憶體結構，更包含一介電層以及一第二電極層，該介電層位於該第一電極層與該第二電極層之間。
如請求項1所述之記憶體結構，其中該導電結構的材質包含鎢或其合金。
如請求項1所述之記憶體結構，其中該第一支撐層的材質包含氮化矽。
如請求項1所述之記憶體結構，其中該第一支撐層、該第三支撐層及該第三支撐層的材質包含氮化矽。
一種製造記憶體結構的方法，包含：提供一基板；形成一導電結構，其中一部分的該導電結構埋設於該基板，且另一部分的該導電結構突出於該基板的一頂表面；形成一保護層於該導電結構上；將一第一支撐層覆蓋於該保護層與該基板的該頂表面上；移除部分該第一支撐層，以露出該保護層；形成一多層結構，該多層結構由下至上依序包含一第一堆疊材料層、一第二支撐層、一第二堆疊材料層以及一第三支撐層，其中該第一堆疊材料層設於露出的該保護層與移除後的部分該第一支撐層上；蝕刻該多層結構與該保護層且形成一凹槽，在該凹槽的底部露出該導電結構；以及在該凹槽表面共形地形成一第一電極層，其中該第一電極層的一底面電性連接於該導電結構的一上表面，其中該底面的面積小於或等於該上表面的面積，且該底面不超出該上表面的一周緣。
如請求項6所述之方法，其中該保護層的材質包含氧化物。
如請求項6所述之方法，其中該第一支撐層的材質包含氮化矽。
如請求項6所述之方法，其中該導電結構的材質包含鎢或其合金。
如請求項6所述之方法，其中該蝕刻該多層結構與該保護層且形成該凹槽的步驟，更包含：蝕刻該多層結構，以露出該保護層；以及以自對準接觸方式蝕刻該保護層，露出該導電結構，以在該多層結構與該保護層形成該凹槽。
如請求項6所述之方法，其中在該凹槽表面共形地形成該第一電極層之後，更包含：執行選擇性蝕刻製程，以移除該第一堆疊材料層及該第二堆疊材料層；以及形成一介電層以及一第二電極層，其中該介電層位於該第一電極層及該第二電極層之間。