JPH077088A - 半導体装置のキャパシタおよびその製造方法 - Google Patents

半導体装置のキャパシタおよびその製造方法

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JPH077088A
JPH077088A JP6049094A JP4909494A JPH077088A JP H077088 A JPH077088 A JP H077088A JP 6049094 A JP6049094 A JP 6049094A JP 4909494 A JP4909494 A JP 4909494A JP H077088 A JPH077088 A JP H077088A
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material layer
etching
capacitor
semiconductor device
manufacturing
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JP6049094A
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Yong-Jin Choi
龍鎭 崔
Tae-Woo Lee
泰雨 李
Yotetsu Go
容哲 呉
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • C—CHEMISTRY; METALLURGY
    • C07—ORGANIC CHEMISTRY
    • C07D—HETEROCYCLIC COMPOUNDS
    • C07D417/00—Heterocyclic compounds containing two or more hetero rings, at least one ring having nitrogen and sulfur atoms as the only ring hetero atoms, not provided for by group C07D415/00
    • C07D417/02—Heterocyclic compounds containing two or more hetero rings, at least one ring having nitrogen and sulfur atoms as the only ring hetero atoms, not provided for by group C07D415/00 containing two hetero rings
    • C07D417/12—Heterocyclic compounds containing two or more hetero rings, at least one ring having nitrogen and sulfur atoms as the only ring hetero atoms, not provided for by group C07D415/00 containing two hetero rings linked by a chain containing hetero atoms as chain links

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Abstract

(57)【要約】 【目的】 半導体装置の新規な構造を有するキャパシタ
およびその製造方法を提供する。 【構成】 ストレージ電極１０５は、単一の導電層より
形成されソース領域１４に接続された下部と、この下部
から上方向へ延長された胴体よりなる。この胴体の中間
部分は、キャパシタンスを増加させるための凹凸状の内
外壁を有し、花瓶形状になっている。ストレージ電極１
０５の内面および外面上に誘電体膜１１５が形成され、
この誘電体膜１１５上にプレート電極１２５が形成され
る。ストレージ電極１０５は、１つの導電層のみで形成
され、その上面、側面および下面まで有効キャパシタ面
積に使用している。 【効果】 これにより、セルキャパシタンスの増加を容
易に達成でき信頼性のあるキャパシタが得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置のキャパシタ
およびその製造方法に係り、特に増加されたセルキャパ
シタンスを有する半導体装置のスタック形キャパシタお
よびその製造方法に関する。
【０００２】
【従来の技術】１つのトランジスタと１つのキャパシタ
より構成されたＤＲＡＭ（Dynamic Random Access Memo
ry）において、セルキャパシタンスの増加はメモリセル
の読み出し能力を向上させソフトエラー率を減少させ、
セルのメモリ特性を向上させる。ＤＲＡＭの集積度は約
３年毎に４倍ずつ増加していることに比べチップの面積
は 1.4倍の増加に過ぎないので、相対的に単位メモリセ
ルの占有面積は１／３に減るが単位メモリセルが要求す
るセルキャパシタンスは大体一定している。従って、セ
ル構造を改良しなければ、セルキャパシタンスの減少を
誘発しメモリ装置の電気的特性が低下する問題が発生す
るので、制限された面積で単位メモリセルのセルキャパ
シタンスを増加させるべき必要性がある。
【０００３】従来のキャパシタ構造では限定された面積
内で十分に大きいセルキャパシタンスが確保できないの
で、セルキャパシタンスを増加させるためにキャパシタ
の構造を３次元的に形成する多くの方法が提案されてい
る。トレンチ（Trench）形のキャパシタ、スタック形の
キャパシタおよびスタック−トレンチキャパシタは３次
元的なキャパシタの代表的な構造である。トレンチ形の
キャパシタは大きい容量のキャパシタンスの確保のため
には有利であるが、トレンチからの漏洩電流やトレンチ
の表面に存在するＭＯＳ寄生トランジスタのような複雑
な寄生トランジスタにより素子特性が劣化し、また、製
造工程が非常に厳しいという短所がある。反面、スタッ
ク形のキャパシタはトレンチ形に比べ寄生トランジスタ
が少なく製造工程が容易だという長所があるが、十分な
静電容量が得られず高集積化に不利である。従って、素
子製造工程が簡単でありながらも大きいセルキャパシタ
ンスが確保できる新しいキャパシタが要求される。
【０００４】Ｔ．Ｅｍａ等は前記要求を実現させるため
に新しいキャパシタ構造であるフィン構造のキャパシタ
を提案したことがある（参照文献：'3-DIMENSIONAL STA
CKEDCAPACITOR CELL FOR 16M AND 64M DRAMS' by T.Ema
et al., IDEM, 1988, pp592-595）。フィン構造のキ
ャパシタはスタック形のキャパシタの一種であり、スト
レージ電極が複数層の導電層とこれら導電層のそれぞれ
を隔離させる空間部より形成されたので、導電層の上面
のみならず側面および下面まで有効キャパシタの面積と
して利用でき、前記導電層を単層或いは多層でも形成で
きセルキャパシタを容易に調節できる有利な構造であ
る。
【０００５】前記フィン構造のキャパシタを具備した半
導体メモリ装置はトランジスタのソース領域を中心に四
方へ互いに対称的に形成された四つの第１導電層と前記
四つの第１導電層をそれぞれ隔離させる四つの空間部お
よび四つの第１導電層の縁を連結してシリンダー模様で
形成された第１導電層を具備したストレージ電極、前記
ストレージ電極の全面に塗布された誘電体膜および前記
誘電体膜の全面に形成されたプレート電極を具備する。
【０００６】図１〜図３を参照し、前記Ｔ．Ｅｍａ等の
文献に開示された従来の半導体装置のフィン構造キャパ
シタの製造方法を説明する。図１を参照すれば、フィー
ルド酸化膜１２により活性領域および分離領域に限定さ
れた半導体基板１０の活性領域にソース領域１４、ドレ
イン領域１６およびゲート電極１８を具備したスイッチ
ングトランジスタを形成する。この際、フィールド酸化
膜１２上には近隣のトランジスタのゲート電極から延長
されたワードライン１８′が形成される。次に、前記半
導体基板１０の全面に前記ゲート電極１８およびワード
ライン１８′を絶縁させ、蝕刻阻止を目的として窒化シ
リコンSi3N4 を沈積させ第１蝕刻阻止膜３１を形成して
から前記第１蝕刻阻止膜３１の全面に第１絶縁層３２お
よび第１導電層３４を、例えば、４フィン構造の際は４
層の第１絶縁層と３層の第１導電層を順次積層し、前記
ソース領域１４の上で全層を貫通する接触口の形成のた
めの写真蝕刻工程を行い前記ソース領域１４を露出させ
る接触口３６を形成する。この際、前記第１絶縁層３２
を構成する物質として、例えば二酸化シリコン SiO2 の
ような絶縁物質を使用し、前記第１導電層３４を構成す
る物質として、例えば不純物のドープされた多結晶シリ
コンのような導電物質を使用する。
【０００７】図２を参照すれば、結果物全面に前記第１
導電層３４を構成する物質のような導電物質を所定の厚
さで沈積し、第２導電層３５を形成する。前記第２導電
層３５は前記接触口３６を通じて前記半導体基板１０の
ソース領域１４と接続し前記接触口３６の形成の際に露
出された第１導電層３４と接触口３６の側壁を通じて電
気的に接続する。
【０００８】図３を参照すれば、ストレージ電極形成の
ためのマスクパターン（図示せず）を適用し写真蝕刻工
程を行って前記積層された第１絶縁層３２、第１および
第２導電層３４、３５をパタニングし、ストレージ電極
パターンを形成してから第１および第２導電層３４、３
５の間に残留する前記絶縁物質を湿式蝕刻により取り除
くことによりストレージ電極１００を完成する。この
際、前記第１蝕刻阻止膜３１は前記湿式蝕刻の際、蝕刻
液によりトランジスタが損傷されることを防止する。次
いで、ストレージ電極１００の全面に誘電体膜１１０を
形成し結果物の全面に導電物質を沈積しプレート電極１
２０を形成する。次いで、写真蝕刻工程で前記ドレイン
領域１６上に、このドレイン領域１６を露出させる接触
口を形成し結果物の全面に第２蝕刻阻止膜４２と第２絶
縁膜４４を形成してから、ドレイン領域１６の一部を露
出させる。次に、結果物の全面に導電物質を蒸着し第３
導電層を形成した後マスクパターン（図示せず）を適用
した写真蝕刻工程を行うことによりビットライン５０を
形成する。
【０００９】従来の方法により製造されたフィン構造の
キャパシタを具備した半導体メモリ装置は、半導体基板
上に複数層の導電層と絶縁層を交代に積んでから前記絶
縁層を蝕刻し前記導電層の上面、側面および下面までキ
ャパシタの有効面積として利用する。従って、高集積化
により半導体基板の小さい面積に高容量のキャパシタン
スを有するキャパシタが形成できる。
【００１０】しかしながら、前記フィン構造のキャパシ
タを形成するためには互いに蝕刻選択比が大いに異なる
複数層の導電層と絶縁層を蝕刻する工程を経るべきであ
る。前記導電層と絶縁層は１回の蝕刻工程により除去さ
れず各層毎に各層に適した蝕刻工程を区分して進行すべ
きなので工程が複雑で工程時間が長くなり、結果的にス
ループットを低下させる。通常、前記ストレージ電極を
各セル単位で区分する蝕刻工程は乾式蝕刻により進行さ
れるが、前記乾式蝕刻工程は蝕刻対象物が変わるとその
物質の蝕刻選択比により蝕刻ソースを異にして進行すべ
きである。また、セルキャパシタンスを増加させるため
に前記導電層を２回以上沈積するので前記各導電層との
連結が接触面を有するようになり前記接触面に自然酸化
膜が形成されメモリ装置の電気的特性を低下させる問題
点がある。また、セルキャパシタンスを増加させるため
にフィン数を増加させるほど基板表面からキャパシタの
最上部までの高さを増加させる。これは以後の金属化工
程の際高い段差による多くの問題点を誘発するのでメモ
リ装置の信頼度を低下させる。
【００１１】一方、米国特許第 5,142,639号には改良さ
れたフィン構造のキャパシタが開示されている。図４は
前記米国特許に開示されているキャパシタの断面図を示
す。図４で、図１〜図３と同一の符号は同一の部材を示
す。前記フィン構造のキャパシタを具備した半導体メモ
リ装置ではゲート電極１８とワードライン１８′を絶縁
させるための絶縁膜１９の上に、第１絶縁膜２０、第２
絶縁膜２１、ストレージ電極２５、誘電体膜２６、プレ
ート電極２７を具備し、誘電体膜２６およびストレージ
電極２５が重畳された階層構造を具備する。
【００１２】前記のフィン構造のキャパシタは図１〜図
３に説明した従来の方法に比べストレージ電極を１つの
導電層として形成するので、従来方法の問題点であっ
た、自然酸化物のような接合部層間物質による不完全接
続を防止できるという長所を有しているが、前記ストレ
ージ電極の外部側面を有効キャパシタの面積に有効活用
できないのでセルキャパシタンスの増加が制限される。
【００１３】また、改良されたフィン構造のキャパシタ
が米国特許第 4,974,040号（Taguchi et al.）、米国特
許第 5,071,781号（Seo et al.）、米国特許第 5,053,3
51号および米国特許第 5,164,337号（Ogawa et al.）に
開示されている。ところが、このような改良された構造
のキャパシタは複数個の導電層を形成しストレージ電極
を製造するので、前述した通り、接合部層間自然酸化膜
により特性が劣化し工程も複雑である。
【００１４】
【発明が解決しようとする課題】本発明の目的は、単一
の導電層で構成され、キャパシタンスおよび信頼度の向
上を可能にする半導体装置のキャパシタを提供すること
である。本発明の他の目的は、蝕刻選択比が相異なる物
質を利用した、前記半導体装置のキャパシタを製造する
ことに適したキャパシタ製造方法を提供することであ
る。
【００１５】
【課題を解決するための手段】前記本発明の目的を達成
するために、単一の導電層で形成され、半導体基板の所
定部分に接続された下部と、前記下部から上方向へ延長
された胴体で構成され、前記胴体の中間部分にはキャパ
シタンスを増加させるための少なくとも１つの凸部を有
するストレージ電極と、前記ストレージ電極の内面およ
び外面上に形成された誘電体膜と、前記誘電体膜上に形
成されたプレート電極を具備する半導体装置のキャパシ
タを提供する。本発明のキャパシタは前記胴体の最上部
に水平方向へ延長され形成されたフィン構造部を具備す
ると共に、胴体が筒状であることが望ましい。
【００１６】本発明の一態様によると、前記凸部の外部
底面と前記凸部の下の胴体の外面は半導体基板上に形成
された構造物と接触して形成される。本発明の他の態様
によると、前記凸部の外部底面上に、前記誘電膜と前記
プレート電極が延長され形成されている。前記した本発
明の他の目的を達成するために、本発明によると、ソー
スおよびドレイン領域とゲート電極より構成されたトラ
ンジスタを絶縁させるための絶縁層が形成されている半
導体基板の全面に第１等方性蝕刻に対し相異なる蝕刻率
を有する第１物質および第２物質を交互に積層して、第
１物質層と第２物質層を少なくとも各１層ずつ形成する
段階と、前記ソース領域上に形成された第１物質層、第
２物質層および前記絶縁層を部分的に蝕刻し前記ソース
領域を部分的に露出させる接触口を形成する段階と、前
記接触口により露出された第１物質層または第２物質層
の側面部を第１等方性蝕刻により部分的に等方性蝕刻し
接触口内壁に凸の空間部を形成する段階と、前記接触口
および空間部を含んだ結果物全面に第１導電層を形成す
る段階と、前記第１導電層を各セル単位で限定しストレ
ージ電極パターンを形成する段階と、前記第１物質層と
第２物質層を取り除き、前記ストレージ電極パターンを
露出させる段階と、前記ストレージ電極パターン上に誘
電膜およびプレート電極を形成する段階を含むことを特
徴とする半導体装置のキャパシタ製造方法を提供する。
【００１７】さらに、各キャパシタ間あるいはキャパシ
タ内凹部に導体あるいは絶縁体を埋め込み、平坦化と構
造強度の強化を行うことが望ましい。前記第１物質層お
よび第２物質層を取り除く段階は、望ましくは前記第１
物質および第２物質層に対して同程度の蝕刻率を有する
蝕刻液を使用した第２等方性蝕刻で遂行する。
【００１８】本発明の一態様によると、本発明の方法は
前記第１物質層を形成する前に第３物質層を蒸着し前記
絶縁膜上に第３物質層を形成する段階をさらに含む。前
記第３物質は任意の等方性蝕刻に対し前記第１物質およ
び第２物質とはその蝕刻率が異なる物質を使用して形成
する。第３物質層を形成することにより、任意の等方性
蝕刻を遂行する途中に下部に形成された素子を保護す
る。第３物質は絶縁層であることが望ましく、前記蝕刻
率は第１、第２物質より小さいことが望ましい。
【００１９】前記第１物質は所定の異方性蝕刻に対し前
記第２物質とはその蝕刻率が等しく、前記第１等方性蝕
刻に対し前記第２物質とはその蝕刻率が異なることが望
ましい。従って、接触口の形成を容易にし、前記第１物
質層を等方性蝕刻し空間部を容易に形成できる。また、
前記第１物質層および第２物質層の厚さが平坦面に形成
される前記第１導電層の厚さの２倍より厚いことが望ま
しい。このように厚さを考慮して形成することにより、
ストレージ電極の凹凸を容易に形成できる。
【００２０】本発明の他の態様によると、第１物質の等
方性蝕刻率が第２物質より大きい場合には、第１物質層
と第２物質層を順次的に蒸着する段階の前に、前記第２
物質をまず蒸着し、下部の第２物質層を形成する。次に
前記下部の第２物質層は第１および第２物質層を取り除
く段階中に共に取り除かれストレージ電極パターンの凸
部の下部まで露出させる。
【００２１】本発明の望ましい態様によると、第１物質
層と第２物質層を順次的に形成する段階を２回以上反復
して遂行する。これはストレージ電極パターンに多数の
凹凸を提供しセルキャパシタンスを増加させる。本発明
の望ましい態様によると、前記第１等方性蝕刻工程は２
回以上反復進行して前記空間部を拡張させる。空間部は
近隣する周辺構造物に影響を及ぼさない範囲で拡張させ
得る。
【００２２】前記接触口は異方性蝕刻により形成される
ことができ、１次で等方性蝕刻を行ってから、２次で異
方性蝕刻を行って形成されることもできる。これによ
り、ストレージ電極の拡がり（直径）を上方では大き
く、下方では小さい摺鉢形に形成できる。
【００２３】
【作用】前記ストレージ電極は１つの導電層として連続
的に形成されるので、自然酸化膜介入による抵抗増加等
の電極特性劣化がない。また、ストレージ電極の上面、
内外側面および下面まで有効キャパシタ面積に使用する
ことができ、セルキャパシタンスの増加を容易に達成で
きる。
【００２４】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。図５は本発明の半導体装置のキャパ
シタの一例を示した断面図である。図５で、図１〜図４
と同一の符号は図１〜図４と同一の部材を示す。前記半
導体メモリ装置のストレージ電極１０５は下部構造物
（例えばトランジスタ）の形成されている半導体基板の
所定の部分（トランジスタのソース領域）と接続されて
いる下部と、下部から上方向へ延長された胴体より構成
される。前記胴体の中間部分は内外壁に凹凸を具備し、
ストレージ電極の表面積が増加された花瓶形を帯びる。
前記胴体の最上部には水平方向へ延長されたフィン構造
が形成されている。前記ストレージ電極１０５の露出さ
れた全面、即ち内面および外面に誘電体膜１１５を介在
しプレート電極１２５が形成されている。図５に示した
キャパシタのストレージ電極１０５は外側凸部の下部底
面と凸部の下の胴体の一部が半導体基板１０の上に形成
されたトランジスタを絶縁させるための絶縁膜３０およ
び蝕刻阻止膜３１と接続されている。前記凸部の側外面
および凸部の上部の胴体は図５に示した通り誘電体膜１
１５が形成されキャパシタの有効面積として使用され
る。
【００２５】以下、下記実施例により本発明による半導
体装置のキャパシタの製造方法を詳細に説明する。 （実施例１）図６〜図１０は本発明による半導体装置の
キャパシタの製造方法の第１実施例を説明するための断
面図である。
【００２６】図６は半導体基板１０にトランジスタを形
成する段階を示した。具体的には半導体基板１０に活性
領域および分離領域とに区分するフィールド酸化膜１２
を形成し、結果物全面にゲート酸化膜の形成のために酸
化膜を形成し、前記酸化膜上にゲート電極形成のための
導電物質を蒸着し導電層を形成した。次に、写真蝕刻工
程により前記酸化膜と導電層をパタニングしゲート電極
１８を形成する。この際、前記フィールド酸化膜１２の
上には、近隣のトランジスタのゲート電極と連結される
ワードライン１８′が形成された。次いで、前記ゲート
電極１８をマスクとして結果物全面に、例えば前記半導
体基板がＰ形の不純物でドーピングされている時にはＮ
形の不純物イオンをドープしＮチャンネルＦＥＴのソー
ス領域１４およびドレイン領域１６を形成することによ
りソース領域１４、ドレイン領域１６およびゲート電極
１８よりなるトランジスタを形成した。次いで、トラン
ジスタが形成されている半導体基板１０の全面に、前記
トランジスタを絶縁させる目的で、例えば高温酸化物Ｈ
ＴＯのような絶縁物質を蒸着し絶縁層３０を形成した。
【００２７】図７は半導体基板１０の全面に第１物質層
３３と第２物質層３７を順に積層する段階を示した。前
記トランジスタの形成されている結果物全面に窒化シリ
コンを用いて、約２００Å〜５００Å位の厚みを有する
蝕刻阻止膜３１を形成してから、第１等方性蝕刻工程に
対しては相異なる蝕刻率を有し、第２等方性蝕刻工程に
対しては同程度の蝕刻率を有する第１物質および第２物
質をそれぞれ約 1,000Å〜10,000Å位の厚みで順次的に
積層し前記第１物質層３３と第２物質層３７を形成す
る。第１物質としては、例えばＢＰＳＧ（Boron Phosph
orous Silicate Glass）を使用する場合、第２物質とし
ては高温酸化物ＨＴＯを使用することができる。前記第
１物質層３３としてＢＰＳＧ膜を使用する場合、平坦化
工程、すなわちＢＰＳＧリフロー工程を遂行し、後に続
く工程を円滑にすることができ望ましい。また、前記第
１物質層３３は後続して形成されるキャパシタの第１電
極形成のための第１導電層（図９の符号４１）の平坦部
厚さより一層厚く、例えば２倍以上の厚さで形成するこ
とが望ましい。また、前記第１物質層３３を構成する物
質と第２物質層３７を構成する物質としては所定の異方
性蝕刻に対し同じ位の蝕刻率を有し、所定の第１等方性
蝕刻に対しては相異なる蝕刻率（Ａ物質の蝕刻率を１と
した場合、Ｂ物質の蝕刻率は８以上とすることが望まし
い）を有する物質を用いる。この際前記第１物質層３３
が前記第２物質層３７に比べ前記所定の等方性蝕刻に対
し大きくなる蝕刻液、例えばＳＣ１(Standard Cleanin
g；NH4OHとH2O2および H2Oが１：４：２０の比で混合さ
れた物質）を使用し湿式蝕刻により等方性蝕刻を遂行す
る場合、前記第１物質層３３としてＢＰＳＧ膜を、第２
物質層３７としてはＨＴＯ膜を使用することが望ましく
（ここで、ＳＣ１に対するＨＴＯの膜の蝕刻率は通常の
温度で約 4.4Å／min であり、ＢＰＳＧ膜の蝕刻率は約
35.2Å／min である）、ＨＦ（Hydrofluoric acid ）を
利用し湿式蝕刻あるいはガス蝕刻により等方性蝕刻を遂
行する場合第１物質層３３としてＳＯＧ（ Spin On Gla
ss）膜を、第２物質層３７としてはＨＴＯ膜を使用して
形成することが望ましい（ここで、ＨＦに対するＳＯＧ
の膜の蝕刻率が約 5,000Å／min 〜 9,000Å／min であ
り、ＨＴＯの蝕刻率が約９０Å／min である）。また、
前記蝕刻阻止膜３１を構成する物質には第１物質層を部
分的に取り除く前記所定の等方性蝕刻に対し前記第１物
質層を構成する物質とは異なる蝕刻率を有する物質、例
えば先に例に挙げた窒化物を使用することが望ましい。
また、第１物質層および第２物質層が積層される回数を
変化させセルキャパシタンスが調節できることは無論で
あり、ビットラインの形成後にキャパシタを形成する場
合前記第１物質層および第２物質層３３、３７の厚さを
増加させることができセルキャパシタンスを増加させる
ことは勿論のことである。
【００２８】図８は接触口３９および空間凸部３８を形
成する段階を示した。ストレージ電極をトランジスタの
ソース領域１４に接触させるための接触口形成のための
マスクパターン（図示せず）を利用し、トランジスタの
前記ソース領域１４上に形成された層を部分的に取り除
くことにより前記接触口３９を形成する。この際、前記
第１物質層および第２物質層３３、３７を構成する物質
が前記接触口３９を形成するための異方性蝕刻に対し同
じ位の蝕刻率を有する場合に、従来の方法の場合のよう
に蝕刻対称物が異なる度に蝕刻ガスを変えなくて良いの
で工程が簡単になる。この際、前記接触口３９は湿式蝕
刻により等方性蝕刻をした後、乾式蝕刻により異方性蝕
刻を行って形成することにより前記接触口３９の上部の
開口を大きくして後続く工程で発生し得るボイド(void
）を取り除くことができた。
【００２９】次いで、前記第１物質層３３を蝕刻対称物
とする第１等方性蝕刻を湿式蝕刻方法により結果物全面
に行うことにより前記空間凸部３８を形成する。前記第
１等方性蝕刻工程で接触口３９により露出された第１物
質層３３の側面部分が部分的に蝕刻除去された。ここ
で、前記空間凸部３８は前記第１物質層３３の露出され
た側面部が取り除かれた部分を意味する。本実施例では
ＳＣ１（Standard Cleaning ）を利用した湿式蝕刻工程
を約２０〜５０分間行うことにより前記空間凸部３８を
形成した。この時に形成される第２物質層の角部は、ス
トレージ電極の段切れを生ずる要因になる。第１、第２
物質の蝕刻比が過大でなければ、角部に丸味が生ずるの
で、段切れの危険が少ない。しかし、安全のために、第
２物質の角部を丸くするため、丸味づけ蝕刻の追加が望
ましい。
【００３０】図９はストレージ電極を形成する段階を示
す。前記図８の段階後、不純物のドープされた多結晶シ
リコンのような導電物質を蒸着し第１導電層４１を前記
第１物質層の約１／２位の厚さ、例えば約 500〜 5,000
Å位の厚みで結果物全面に形成する。次いで、前記スト
レージ電極を形成するためのマスクパターン（図示せ
ず）を適用しフォトレジストパターン４３を形成し、前
記フォトレジストパターンを蝕刻マスクとし前記第１導
電層４１を各セル単位で限定し前記ストレージ電極（図
１０の符号１０５）を完成した。前記ストレージ電極を
形成するために、従来の方法では蝕刻率が大きく異なる
複数層の導電層と絶縁層を蝕刻すべきなので各層毎に各
層に適した蝕刻工程を進行すべきなので工程が複雑であ
り工程の時間が長くなるが、本実施例では前記第１導電
層４１のみを蝕刻すれば良いので、工程が一層簡単であ
り工程の時間を相当減らせる。
【００３１】図１０は誘電体膜１１５およびプレート電
極１２５を形成する段階を示す。前記ストレージ電極１
０５の形成されている結果物全面に、第２等方性蝕刻を
湿式蝕刻により遂行し前記残留する第１物質層３３と第
２物質層３７を全部取り除き前記ストレージ電極１０５
の側面を露出させた。この際、前記湿式蝕刻は第１物質
層と第２物質層が似た蝕刻率を有する湿式蝕刻溶液、例
えばＬＡＬ５００、ＢＯＥ（Buffered Oxide Etchant；
NH4F と HF の混合液）またはＳＢＯＥ（Surfactant B
uffered Oxide Etchant ； NH4F と HF の混合液に界面
活性剤を添加した物質）を使用し約５〜５０分位遂行す
る。次いで、露出された前記ストレージ電極１０５の全
面に、例えばＮＯ（Nitride/Oxide ）、ＯＮＯ（Oxide/
Nitride/Oxide ）または５酸化タンタルTa2O5 のような
絶縁物質を沈積し前記誘電体膜１１５を形成し、続けて
結果物全面に、例えば不純物のドープされた多結晶シリ
コンのような導電物質を蒸着し第２導電層を形成してか
らプレート電極を成型するためのマスクパターン（図示
せず）を適用した写真蝕刻工程を行うことにより前記プ
レート電極１２５を形成した。本実施例では前記第２湿
式蝕刻として残留する第１物質層３３および第２物質層
３７を全て取り除くので、前記第１および第２物質層に
接しているストレージ電極１０５の内面および外面を全
部露出させ、有効キャパシタの面積を増大させ得る。
【００３２】（実施例２）図１１および図１２は本発明
による半導体装置のキャパシタの製造方法の第２実施例
を説明するための断面図である。本実施例は第１実施例
で第１物質層を形成する前に、また１つの第２物質層を
形成することを除いては第１実施例の場合と類似した方
法で遂行する。
【００３３】図１１は接触口３９および空間凸部３８を
形成する段階を示す。前記図６に説明した方法によりト
ランジスタの形成されている半導体基板１０の上に絶縁
層３０と蝕刻阻止膜３１を順に形成し、前記結果物全面
に第１の第２物質層３７ａをまず蒸着した後、前記第１
の第２物質層３７ａの上に第１物質層３３と第２の第２
物質層３７ｂを順次的に形成する。この際、前記第１物
質層と第１および第２の第２物質層３７ａ、３７ｂは前
記図６に説明したものと同一の物質、例えば第１物質層
３３としてはＢＰＳＧを使用して形成し、第１および第
２の第２物質層３７ａ、３７ｂとしてはＨＴＯを使用し
て形成することが望ましい。
【００３４】次いで、図８に説明した方法のようにトラ
ンジスタのソース領域１４の上に積層されている物質を
取り除き接触口３９を形成してから、前記第１物質層３
３を蝕刻対象物とする第１湿式蝕刻を結果物の全面に行
うことにより空間凸部３８を形成する。図１２はキャパ
シタを完成する段階を示す。図１１の段階後、図９およ
び図１０で説明した方法によりストレージ電極１０５を
形成した後、残留する第１物質層３３および第１および
第２の第２物質層３７ａ、３７ｂを第２湿式蝕刻として
全て取り除いてから前記ストレージ電極１０５の全面に
誘電体膜１１５およびプレート電極１２５を形成しキャ
パシタを完成する。
【００３５】本実施例によると前述した第１実施例によ
り形成されたストレージ電極１０５のブロック部の下
面、すなわち前記蝕刻阻止膜３１の所定の表面に接して
いる部分を露出させ有効キャパシタの面積を増大させ得
る。 （実施例３）図１３および図１４は本発明による半導体
装置のキャパシタの製造方法の第３実施例を説明するた
めの断面図である。本実施例は実施例１で、第１蝕刻工
程を反復しストレージ電極の形成のための空間部をより
拡張させることを除いては実施例１の場合と同一の方法
で進行する。
【００３６】図１３は空間部を形成する段階を示す。前
記図６〜図８で説明した方法により接触口３９の形成さ
れた結果物全面に第１物質層３１を対象とした第１湿式
蝕刻を遂行し図８に示したような空間部（図８の符号３
８は図１３の符号Ｂ１に対応する部分を示す）を形成し
てから、前記第１湿式蝕刻を再び行うことにより前記空
間部Ｂ１をさらに拡張した空間部Ｂ２を形成する。この
際、前記空間部Ｂ２は周辺構造物（例えば、キャパシタ
を形成してからビットラインを形成する場合は前記ビッ
トラインを意味する）を形成することに妨害されないほ
どの大きさまで前記第１湿式蝕刻を反復することにより
拡張され得る。この時、第１回の蝕刻には選択比の小さ
い蝕刻液を用いて第２物質の角部に丸味をつけ、第２回
以降に選択比の大きい蝕刻液を用いると好都合である。
【００３７】図１４はキャパシタを完成する段階を示
す。前記空間部Ｂ２を形成した後、図９〜図１０で説明
した方法と同一の方法によりストレージ電極１０５、誘
電体膜１１５およびプレート電極１２５を形成しキャパ
シタを完成した。本実施例によると前記空間部Ｂ２の拡
張で有効キャパシタの面積を増加させることができ、前
記有効キャパシタの面積の増加が主に水平方向へなされ
るので垂直方向の段差を大きく増加させなくてもセルキ
ャパシタンスの増加が得られる。本実施例は前記第２実
施例と併合して適用することは無論のことである。
【００３８】本発明が前記実施例に限定されず本発明の
思想を逸脱しない範囲で種々の改変を成し得ることは無
論である。
【００３９】
【発明の効果】前述した本発明による半導体装置のキャ
パシタの製造方法によると、下部構造物（例えば、トラ
ンジスタおよびキャパシタを形成する前にビットライン
を形成する場合ビットラインを含む）に形成されている
半導体基板の全面に、所定の異方性蝕刻に対しては同じ
位の蝕刻率を有し所定の等方性蝕刻に対しては異なる蝕
刻率を有する第１物質および第２物質を蒸着して順次的
に第１物質層および第２物質層を形成してから、前記ト
ランジスタのソース領域を部分的に露出させる接触口を
開け、前記接触口により露出されている２つの物質層中
の１物質を第１等方性蝕刻で部分的に取り除き凸の空間
部を形成してから導電物質を蒸着しストレージ電極を形
成し、前記２つの物質を第２等方性蝕刻で全て取り除き
前記２つの物質層に接しているストレージ電極の側壁を
露出させることによりセルキャパシタンスの増加を容易
に達成できる。これにより、ストレージ電極の外側面ま
で有効キャパシタ面積に活用できセルキャパシタンスを
増大させることができ、従来の方法で問題視された数回
にわたった異方性蝕刻を遂行するための乾式蝕刻工程
（蝕刻対象物が変わる度に蝕刻ガスの種類を変えなけれ
ばならなかった）を１回に減らせるので工程が簡単にな
る。また、ストレージ電極を１つの伝導層で形成できる
ので自然酸化膜のような層間物質による抵抗増加を防止
することができ、水平方向へストレージ電極の表面積を
増大させることができ、垂直方向ヘの段差が大きく増加
しないので、後に続いて進行される金属化工程を高い信
頼性をもって達成でき、高集積、高信頼性の半導体メモ
リ装置の製造が可能である。
【図面の簡単な説明】
【図１】従来の方法によるフィン構造を有する半導体装
置のキャパシタの製造方法を説明するための断面図であ
る。
【図２】従来の方法によるフィン構造を有する半導体装
置のキャパシタの製造方法を説明するための断面図であ
る。
【図３】従来の方法によるフィン構造を有する半導体装
置のキャパシタの製造方法を説明するための断面図であ
る。
【図４】従来の改良されたフィン構造を有する半導体装
置のキャパシタの一例を示した断面図である。
【図５】本発明の半導体装置のキャパシタの一例を示し
た断面図である。
【図６】本発明による半導体装置のキャパシタの製造方
法の第１実施例を説明するための断面図である。
【図７】本発明による半導体装置のキャパシタの製造方
法の第１実施例を説明するための断面図である。
【図８】本発明による半導体装置のキャパシタの製造方
法の第１実施例を説明するための断面図である。
【図９】本発明による半導体装置のキャパシタの製造方
法の第１実施例を説明するための断面図である。
【図１０】本発明による半導体装置のキャパシタの製造
方法の第１実施例を説明するための断面図である。
【図１１】本発明による半導体装置のキャパシタの製造
方法の第２実施例を説明するための断面図である。
【図１２】本発明による半導体装置のキャパシタの製造
方法の第２実施例を説明するための断面図である。
【図１３】本発明による半導体装置のキャパシタの製造
方法の第３実施例を説明するための断面図である。
【図１４】本発明による半導体装置のキャパシタの製造
方法の第３実施例を説明するための断面図である。
【符号の説明】
１０ 半導体基板 １２ フィールド酸化膜 １４ ソース領域 １６ ドレイン領域 １８ ゲート電極 ３０ 絶縁層 １０５ ストレージ電極 １１５ 誘電体膜 １２５ プレート電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｃ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 単一の導電層より形成され、半導体基板
    の所定部分に接続された下部と、前記下部から上方向へ
    延長された胴体を有し、前記胴体部の中間部分にはキャ
    パシタンスを増加させるための少なくとも１つの凸部を
    有するストレージ電極と、 前記ストレージ電極の内面および外面上に形成された誘
    電体膜と、 前記誘電体膜上に形成されたプレート電極を具備する半
    導体装置のキャパシタ。
  2. 【請求項２】 前記胴体の最上部に水平方向へ延長され
    形成されたフィン構造部を具備することを特徴とする請
    求項１記載の半導体装置のキャパシタ。
  3. 【請求項３】 前記凸部の外部底面と前記凸部の下の胴
    体の外面は半導体基板に形成された構造物と接触して形
    成されることを特徴とする請求項１記載の半導体装置の
    キャパシタ。
  4. 【請求項４】 前記凸部の外部底面上に、前記誘電膜と
    前記プレート電極が延長され形成されていることを特徴
    とする請求項１記載の半導体装置のキャパシタ。
  5. 【請求項５】 ソースおよびドレイン領域とゲート電極
    より構成されたトランジスタを絶縁させるための絶縁層
    が形成されている半導体基板の全面に第１等方性蝕刻に
    対し相異なる蝕刻率を有する第１物質および第２物質を
    順次的に積層し第１物質層と第２物質層を形成する段階
    と、 前記ソース領域上に形成された第１物質層、第２物質層
    および前記絶縁層を貫通するように部分的に蝕刻し前記
    ソース領域を部分的に露出させる接触口を形成する段階
    と、 前記接触口により露出された第１物質層の側面部を第１
    等方性蝕刻により部分的に等方性蝕刻し凸の空間部を形
    成する段階と、 前記接触口および空間部を含んだ結果物全面に第１導電
    層を形成する段階と、 前記第１導電層を各セル単位で限定しストレージ電極パ
    ターンを形成する段階と、 前記第１物質層と第２物質層を取り除き、前記ストレー
    ジ電極パターンを露出させる段階と、 前記ストレージ電極パターン露出面上に誘電膜およびプ
    レート電極を形成する段階を含むことを特徴とする半導
    体装置のキャパシタ製造方法。
  6. 【請求項６】 前記第１物質層および第２物質層を取り
    除く段階は前記第１物質および第２物質層に対し同じ位
    の蝕刻率を有する蝕刻液または蝕刻ガスを使用した第２
    等方性蝕刻で遂行することを特徴とする請求項５記載の
    半導体装置のキャパシタ製造方法。
  7. 【請求項７】 前記第１物質層を形成する前に第３物質
    層を蒸着し前記絶縁膜上に第３物質層を形成する段階を
    さらに含むことを特徴とする請求項５記載の半導体装置
    のキャパシタ製造方法。
  8. 【請求項８】 前記第３物質は任意の湿式蝕刻あるいは
    ガス蝕刻に対し前記第１および第２物質とはその蝕刻率
    が異なる物質を使用することを特徴とする請求項６記載
    の半導体装置のキャパシタ製造方法。
  9. 【請求項９】 前記第１物質は所定の異方性蝕刻に対し
    前記第２物質とはその蝕刻率が同じ位で、前記第１等方
    性蝕刻に対し前記第２物質とはその蝕刻率が異なること
    を特徴とする請求項５記載の半導体装置のキャパシタ製
    造方法。
  10. 【請求項１０】 前記第１物質層および第２物質層の厚
    さが前記第１導電層の平坦部厚さの２倍より厚いことを
    特徴とする請求項５記載の半導体装置のキャパシタ製造
    方法。
  11. 【請求項１１】 第１物質層と第２物質層を順次的に蒸
    着する段階の前に、前記第２物質をまず蒸着し、下部第
    ２物質層を形成する段階をさらに含むことを特徴とする
    請求項５記載の半導体装置のキャパシタ製造方法。
  12. 【請求項１２】 第１物質層と第２物質層を順次的に形
    成する段階を２回以上反復して遂行することを特徴とす
    る請求項５記載の半導体装置のキャパシタ製造方法。
  13. 【請求項１３】 前記第１等方性蝕刻工程は２回以上反
    復進行して前記凸の空間部を拡張させることを特徴とす
    る請求項５記載の半導体装置のキャパシタ製造方法。
  14. 【請求項１４】 前記接触口は異方性蝕刻により形成さ
    れることを特徴とする請求項５記載の半導体装置のキャ
    パシタ製造方法。
  15. 【請求項１５】 前記接触口は１次で等方性蝕刻を行っ
    た後、２次で異方性蝕刻を行って形成されることを特徴
    とする請求項５記載の半導体装置のキャパシタ製造方
    法。
  16. 【請求項１６】 前記第３物質の蝕刻率は、特定の蝕刻
    薬品に対して、前記第１および第２物質の蝕刻率よりも
    小さいことを特徴とする請求項８記載の半導体装置のキ
    ャパシタ製造方法。
  17. 【請求項１７】 前記第１物質の蝕刻率は、前記第１等
    方性蝕刻に対して、前記第２物質の蝕刻率よりも大きい
    ことを特徴とする請求項９記載の半導体装置のキャパシ
    タ製造方法。
  18. 【請求項１８】 前記第１等方性蝕刻工程を２回以上反
    復する場合に、少なくとも１回の第１等方性蝕刻工程に
    おいて、前記第２物質層の前記接触口内角部を蝕刻する
    ような蝕刻薬品を用いることを特徴とする請求項５記載
    の半導体装置のキャパシタ製造方法。
JP6049094A 1993-03-22 1994-03-18 半導体装置のキャパシタおよびその製造方法 Pending JPH077088A (ja)

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