KR100384780B1 - 반도체소자의 캐패시터 제조방법 - Google Patents
반도체소자의 캐패시터 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상에 형성된 스토리지노드 연결용 콘택홀을 구비한 제1층간 절연막의 콘택홀내에 콘택플러그를 형성하는 단계; 상기 전체 구조의 상면에 식각정지막과 층간절연막을 형성하는 단계; 캐패시터 형성부분에 해당하는 상기 제2층간절연막과 식각정지막을 선택적으로 제거하여 상기 콘택플러그와 제1층간 절연막을 노출시키는 단계; 상기 전체 구조의 상면에 도핑된 비정질실리콘층과 도핑되지 않은 비정질실리콘층을 순차적으로 형성하는 단계; 상기 전체구조의 상면에 제3층간절연막을 형성하여 평탄화시키는 단계; 상기 제3층간절연막과 도핑되지 않은 비정질실리콘층 및 도핑된 비정질실리콘층을 상기 제2층간절연막이 노출될때까지 식각하는 단계; 상기 도핑된 비정질실리콘층과 도핑되지 않은 비정질실리콘층을 선택적으로 제거하고 제3층간절연막 그리고 제2층간절연막을 제거하는 단계; 및 선택적으로 제거되고 남은 상기 도핑된 비정질실리콘층의 표면에 반구형 실리콘층을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 상세하게는 캐피시터 의 하부전극간의 브릿지(Bridge) 현상이 발생하는 것을 방지하고 고집적소자에 적합한 캐패시턴스를 확보할 수 있는 반도체소자의 캐패시터 제조방법에 관한것이다.
일반적으로, 반도체 메모리 소자가 고집적화되어 감에 따라 셀내의 제한된 영역에서 캐패시터의 유효면적을 증대시키기 위해 다음과 같은 방법을 사용하고 있다.
첫째, 트렌치 형태나 실린더 형태등과 같이 스토리지노드를 3차원화하여 캐패시터의 유효면적을 증가하는 방법을 사용하고 있다.
둘째, 캐패시터의 하부전극으로 사용되는 스토리지노드용 실리콘의 표면을 부드러운 모폴러지(Smooth Morphology)가 아닌 울퉁불퉁한 표면 모폴러지를 갖도록 하여 제한된 셀영역내에서 캐패시터의 유효면적을 증가시키는 이른바 반구형 실리콘(HSG-Si)을 이용한 하부 전극 형성 방법을 사용하고 있다.
셋째, 메모리 소자가 고집적화되면서 하부전극의 3차원화뿐만 아니라 반구형 실리콘(HSG-Si)을 결합하여 사용하는 기술이 사용되어 극히 제한된 셀영역내에서 캐패시터의 유효 면적을 증가시키는 방법을 사용하고 있다.
최근에 캐패시터의 하부전극 형태는 저농도의 비정질실리콘층을 사용하여 실린더 형태의 노드를 형성한 다음 반구형 실리콘을 형성시켜 셀 캐패시턴스의 증가를 꽤하려는 연구들이 제안되고 있다. 그러나 Cylinder Node의 외벽에 성장성 가교(Bridge) 불량이 발생하여 제품의 수율을 떨어뜨리고 있기때문에 외벽에 HSG Si을 형성하지 못하고 있어 그만큼 Capacitance의 손실을 보고 있다.
그러나, 상기와 같은 종래기술에 있어서는, 실린더 노드의 외벽에 성장성 가교(Bridge) 불량이 발생하여 제품의 수율이 떨어지기때문에 노드의 외벽에 반구형실리콘을 형성하지 못하므로써 그만큼 캐패시턴스의 손실을 보고 있다.
또한, 캐패시터의 하부전극으로 사용되는 스토리지노드용 실리콘의 표면을 울퉁불퉁한 표면 모폴러지를 갖도록 하여 제한된 셀영역내에서 캐패시터의 유효 면적을 증가시키는 이른바 반구형 실리콘(HSG-Si)을 이용한 하부전극을 사용할 경우, 캐패시터의 스토리지노드간의 브릿지를 유발하여 생산수율을 떨어뜨리는 원인을 제공하는 단점이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 캐패시터의 하부전극간의 브릿지 현상이 발생하는 것을 방지할 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은, 고용량의 캐패시터를 갖는 반도체소자의 캐패시터 제조방법을 제공함에 있다.
도 1 내지 도 3은 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
[도면부호의설명]
1 : 반도체기판 2 : 확산영역
3 : 제1층간절연막 4 : 콘택홀
5 : 플러그 6 : 질화막
7 : 제2층간절연막 8 : 고농도도프트 비정질실리콘층
9 : 도핑되지 않은 비정질실리콘층 10 : 제3층간절연막
11 : 반구형실리콘층
상기 목적을 달성하기 위한 본 발명은, 반도체기판을 제공하는 단계; 상기 반도체기판상에 스토리지노드 연결용 콘택홀을 구비한 제1층간절연막을 형성하는 단계; 상기 콘택홀내에 콘택플러그를 형성하는 단계; 상기 전체 구조의 상면에 식각정지막과 층간절연막을 형성하는 단계; 캐패시터 형성부분에 해당하는 상기 제2층간절연막과 식각정지막을 선택적으로 제거하여 상기 콘택플러그와 제1층간 절연막을 노출시키는 단계; 상기 전체 구조의 상면에 도핑된 비정질실리콘층과 도핑되지 않은 비정질실리콘층을 순차적으로 형성하는 단계; 상기 전체구조의 상면에 제3층간절연막을 형성하여 평탄화시키는 단계; 상기 제3층간절연막과 도핑되지 않은 비정질실리콘층 및 도핑된 비정질실리콘층을 상기 제2층간절연막이 노출될때까지 식각하는 단계; 상기 도핑된 비정질실리콘층과 도핑되지 않은 비정질실리콘층을 선택적으로 제거하고 제3층간절연막 그리고 제2층간절연막을 제거하는 단계; 및 선택적으로 제거되고 남은 상기 도핑된 비정질실리콘층의 표면에 반구형 실리콘층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로한다.
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조방법은, 도 1에 도시된 바와같이, 반도체기판(1)내에 불순물확산영역(2)을 형성하고, 상기 반도체기판(1)상에 제1층간절연막(3)을 형성한다.
이때, 상기 반도체기판(1)상에는, 도면에는 도시하지 않았지만, 게이트절연막(미도시)과 게이트전극(미도시)을 포함하여 구성되는 트랜지스터(미도시)가 형성되어 있다.
그다음, 상기 제1층간절연막(3)을 콘택마스크(미도시)를 이용한 포토리소그래피 공정에 의해 선택적으로 제거하여 스토리지노드 콘택용 콘택홀(4)을 형성한다.
이어서, 상기 콘택홀(4)을 포함한 전체 구조의 상면에 상기 콘택홀(4)을 매립하도록 스토리지노드용 실리콘층(미도시)을 형성하고, 이를 전면식각하여 스토리지노드 연결용 플러그(5)를 형성한다.
그다음, 상기 플러그(5)와 제1층간절연막(3)의 노출된 표면상에 질화막(6)과 제2층간절연막(7)을 순차적으로 형성한다.
이어서, 상기 제2층간절연막(7)과 질화막(6)을 스토리지노드형성용 마스크(미도시)를 이용한 포토리소그래피공정에의해 선택적으로 패터닝하여 상기 플러그(5)의 상면이 노출되도록 한다.
그다음, 상기 전체 구조의 노출된 표면상에 고농도 도프된(High-Doped) 비정질실리콘층(8)과 도핑되지 않은 비정질실리콘층(9)을 순차적으로 형성한다. 이때, 이들 비정질실리콘층들(8)(9)은 챔버내에서 한번에 증착한다.
이때, 상기 고농도도프된 비정질실리콘층(8)은 100 ∼500Å 두께로 증착하고, 상기 도핑되지 않은 비정질실리콘층(9)은 100∼500 Å 두께로 증착한다.
이어서, 전체 구조의 상면에 캐패시터 형성영역내를 채우도록 스텝커버리지 특성이 우수한 산화막을 이용한 제3층간절연막(10)을 형성한다.
그다음, 도 2에 도시된 바와같이, 상기 제3층간절연막(10)과 도핑되지 않은 비정질실리콘층(9) 및 고농도 도핑된 비정질실리콘층(8)을 에치백 공정이나 CMP 기술을 사용하여 상기 제2 층간절연막(7)이 노출될 때까지 선택적으로 제거한다.
이어서, 상기 제3층간절연막(10) 및 고농도 도프된 비정질 실리콘층(8) 및 도핑되지 않은 비정질실리콘층(9)을 습식식각이나 건식식각방법을 이용하여 선택적으로 제거하여 캐패시터 외벽이 되는 고농도도프트 비정질실리콘층(8)의 일부분을제거한다.
이때, 상기 습식식각으로 상기 고농도도프트 비정질실리콘층(8)을 제거할 경우에, 질산(HNO3)과 HF를 일정비율로 섞어 사용하게 되는데, 상기 비정질실리콘층(8)이 제거됨과 동시에 상기 제3층간절연막(10) 및 제2층간절연막(7)도 함께 제거된다.
또한, 건식식각으로 고농도도프트 비정질실리콘층(8)을 제거할 경우에, Cl2와 HBr 가스를 섞어서 사용하거나 이들 각각을 단독으로 사용하고, 비정질실리콘을 제거한 후에는 남아 있는 제3층간절연막(10) 및 제2 층간절연막(7)을 HF에 의해 완전히 제거하면 된다. 이때, 건식식각시의 RF 파워는 100∼700 W이고, 압력은 0.1∼100 mTorr이다.
그다음, 도 3에 도시된 바와 같이, 상기 선택적으로 제거되고 남은 도프트 비정질실리콘층(8)상에 반구형실리콘층(HSG-Si)(11)을 형성하여 하부전극을 형성한다.
이때, 상기 반구형실리콘층(11)은, 스토리지노드의 내벽 및 하이도프트 비정질실리콘층(8)을 제거한 외벽 일부에는 형성이 잘되지만, 하이도프트 비정질실리콘층(8)의 남아 있는 외벽에는 반구형 실리콘층(11)의 형성이 잘 안된 형태를 갖는다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 캐패시터 제조방법에 있어서는, 스토리지노드의 외벽에 고농도도프된 비정질실리콘층의 일부분을 제거함으로써 확보한 공간만큼 도핑되지 않은 비정질실리콘층의 외벽에구형실리콘층을 형성할 수 있다.
따라서, 반구형 그레인이 성장하반더라도 고농도도프된 비정질실리콘층의 두께만큼의 그레인 크기를 더 성장시킬 수 있어 브릿지의 불량을 줄일 수 있으면서 캐패시턴스를 더 확보할 수 있으므로 디자인룰이 보다 집적화된 256M 3세대 이상의 반도체소자에 사용할 수 있다.
Claims (11)
- 반도체기판을 제공하는 단계;상기 반도체기판상에 스토리지노드 연결용 콘택홀을 구비한 제1층간절연막을 형성하는 단계;상기 콘택홀내에 콘택플러그를 형성하는 단계;상기 전체 구조의 상면에 질화막과 제2층간절연막을 형성하는 단계;캐패시터 형성부분에 해당하는 상기 제2층간절연막과 질화막을 선택적으로 제거하여 상기 콘택플러그와 제1층간절연막의 상면일부를 노출시키는 단계;상기 전체 구조의 상면에 도핑된 비정질실리콘층과 도핑되지 않은 비정질실리콘층을 순차적으로 형성하는 단계;상기 전체구조의 상면에 제3층간절연막을 형성하여 평탄화시키는 단계;상기 제3층간절연막과 도핑되지 않은 비정질실리콘층 및 도핑된 비정질실리콘층을 상기 제2층간절연막이 노출될 때까지 식각하는 단계;상기 도핑되지 않은 비정질실리콘층의 외벽일부가 노출되도록 상기 도핑된 비정질실리콘층 일부를 제거하는 한편 상기 남아 있는 제3층간절연막 및 제2층간절연막을 제거하는 단계; 및외부로 노출된 상기 도핑되지 않은 비정질실리콘층의 외벽표면에 반구형 실리콘층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1, 제2 및 제3 층간절연막은 산화막인 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
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- 제1항에 있어서, 상기 제3층간절연막, 도핑된 비정질실리콘층과 도핑되지 않은 비정질실리콘층은 에치백 또는 CMP공정을 통해 식각하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 도핑된 비정질실리콘층과 도핑되지 않은 비정질실리콘층은 습식식각 또는 건식식각공정을 통해 제거되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제5항에 있어서, 상기 습식식각을 진행하는 경우, 질산(HNO3)와 HF를 혼합하여 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제6항에 있어서, 상기 습식식각을 진행하는 경우, 제3층간절연막 및 제2층간절연막도 함께 제거되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제5항에 있어서, 상기 건식식각을 진행하는 경우, Cl2와 HBr를 혼합하여 사용하거나 각각을 단독으로 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
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