KR100886702B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 전극 높이를 낮추면서도 충분한 충전 용량을 확보할 수 있는 캐패시터 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 캐패시터 형성방법은 반도체 기판 상에 제1층간절연막과 질화막을 차례로 형성하는 단계와 상기 질화막과 제1층간절연막을 식각하여 제1콘택홀을 형성하는 단계와 상기 제1콘택홀 표면 및 질화막 상에 제1도전막을 증착하는 단계와 상기 제1콘택홀이 매립되도록 상기 제1도전막 상에 절연막을 형성하는 단계와 상기 절연막과 질화막 상의 제1도전막 부분을 에치백하여 상기 제1콘택홀 표면 상에 선형의 콘택플러그를 형성하는 단계와 상기 기판 결과물 상에 제2층간절연막과 마스크 패턴을 차례로 형성하는 단계와 상기 제2층간절연막을 식각하면서 상기 마스크 패턴을 제거하여 상기 콘택플러그 및 그 인접 영역을 노출시키는 제2콘택홀을 형성하는 단계와 상기 제2콘택홀 표면과 제2층간절연막 및 콘택플러그 상에 제2도전막을 증착하는 단계와 상기 제2층간절연막 상의 제2도전막 부분을 식각하여 하부전극을 형성하는 단계와 상기 하부전극 상에 유전체막과 상부전극을 차례로 형성하는 단계를 포함한다. 본 발명에 따르면, 전극 높이를 낮추면서도 충분한 충전 용량을 확보할수 있기 때문에, 캐패시터의 층간절연막의 높이를 감소시킬 수 있다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 단면도.

도 2a 내지 도 2d는 본 발명의 기술에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 단면도.

-도면의 주요 부분에 대한 부호의 설명-

21 : 반도체 기판 23 : 제1층간절연막

25 : 질화막 27 : 제1콘택홀

29 : 감광막 31 : 콘택 플러그

32 : 제2층간절연막 33 : 질화막

35 : 감광막 패턴 37 : 제2콘택홀

39 : 하부전극

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 는, 층간절연막의 두께를 감소시킬 수 있는 캐패시터 형성방법에 관한 것이다.

반도체 소자의 고성능화가 요구됨에 따라, 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는 하부전극과 상부전극 사이에 유전체막이 개재된 구조로서, 그 용량은 전극의 표면적과 유전체막의 유전율에 비례하고, 전극들간의 간격에 반비례한다. 따라서, 종래에는 주로 유전체의 박막화로 전극간 거리를 최소화하거나 캐패시터 하부전극의 표면적을 확보하는 방향으로 많은 연구가 진행되어 왔다.

여기서, 캐패시터 하부전극의 표면적을 확보하기 위한 노력의 일환으로 반구형 실리콘 그레인(Hemispherical Silicon Grain) 기술이 제안되었는데, 반구형 실리콘 그레인은 비정질실리콘막 상에 실리콘 씨드(seed)를 형성하고 고진공 어닐링(high vacuum annealing)을 실시하여 그레인을 성장시키는 공정을 통해 형성하고 있으며, 1.5배 이상의 캐패시터 하부전극 표면적 증가 효과를 얻을 수 있다.

이하에서는 도 1a 내지 도 1d를 참조하여 종래의 캐패시터 형성방법을 다음과 같이 설명한다.

도 1a를 참조하면, 소정의 하지층이 구비된 반도체 기판(1) 상에 제1층간절연막(2)과 질화막(3)을 차례로 증착한다. 이때, 상기 질화막(3)은 500Å 이하의 두께로 증착되어진다. 다음으로, 상기 질화막(3)과 제1층간절연막(2)의 국소 부분을 식각하여, 콘택 플러그 영역을 한정하는 제1콘택홀(4)을 형성한다. 그런 다음, 상기 제1콘택홀(4) 내에 530℃ 이하의 온도 조건에서 LPCVD 방식으로 인(P)이 도핑된 비정질실리콘막을 3000Å 이상의 두께로 매립시켜 콘택 플러그(5)를 형성한다.

도 1b를 참조하면, 상기 콘택 플러그(5)와 질화막(3) 상에 15000Å 이상의 두께로 제2층간절연막(6)을 형성하고, 530℃의 온도 조건에서 LPCVD 방식으로 상기 제2층간절연막(6) 상에 제1비정질실리콘막(7)을 2000Å의 두께로 형성한다. 여기서, 상기 제1비정질실리콘막(7)은 후속의 제2콘택홀 형성시 제2층간절연막(6)의 식각을 용이하게 하는 역활을 한다.

다음으로, 상기 제1비정질실리콘막(7) 상에 후속의 제2콘택홀 영역을 한정하는 감광막패턴(8)을 0.7㎛의 두께로 형성한다.

도 1c를 참조하면, 상기 감광막패턴을 식각장벽으로 이용하여 상기 제1비정질실리콘막을 2000Å 정도 식각하고, 이어서, 상기 제2층간절연막(6)을 15000Å 정도 식각하여 제2콘택홀(9)을 형성한다. 이때, 상기 제2층간절연막(6) 식각시 상기 질화막(3)은 식각 정지층으로서 기능을 한다.

다음으로, 상기 감광막 패턴을 제거한 상태에서, 상기 제2층간절연막(9) 상에 잔류된 제1비정질실리콘막을 제거한다.

도 1d를 참조하면, 상기 제2콘택홀(9) 표면 및 제2층간절연막(6) 상에 제2비정질실리콘막을 500Å의 두께로 증착한다. 이어서, 상기 제2비정질실리콘막이 증착된 제2콘택홀(9) 내에 감광막을 매립한 후, 상기 감광막을 식각장벽으로 이용해서 상기 제2층간절연막(6) 상에 잔류하는 제2비정질실리콘막을 제거하여 캐패시터 하부전극(10)을 형성한다. 다음으로, 상기 제2콘택홀(10) 내의 제2감광막을 제거한다.

여기서, 상기 제 2콘택홀(9) 내에 형성된 캐패시터 하부전극(10)은 캐패시터 에 전하를 충전할 수 있는 전극체로서 기능을 한다.

이후 설명하고 도시하지는 않았지만, 상기 제2콘택홀 내에 형성된 상기 캐패시터 하부전극에 MPS(Meta-stable Poly Silicon) 공정을 실행하여, 상기 캐패시터 하부전극의 표면에 반구형 실리콘 그레인(Hemispherical Silicon Grain)을 성장시킬 수 있다. 이때, 상기 캐패시터 하부전극의 표면에 성장한 반구형 실리콘 그레인은 상기 하부전극의 면적을 증가시켜 캐패시터의 충전 용량을 향상시킨다.

다음으로, 상기 하부전극 상에 유전체 및 상부전극을 차례로 형성하여 캐패시터를 완성한다.

그러나, 종래의 캐패시터 형성방법은 캐패시터의 충전 용량을 충분히 확보하기 위하여 전극 높이를 높여야하므로, 그 결과로서 제2층간절연막을 15000Å 이상의 두께로 형성하여야 한다. 따라서, 종래의 캐패시터는 현추세의 최소 선폭 0.14㎛ 이하의 고집적 소자에 적용하기 어려운 문제점 뿐만 아니라, 상기 캐패시터의 제2층간절연막의 식각에 있어서도 어려움이 발생한다.

예컨데, 상기 제2층간절연막의 두꺼운 두께로 인하여 상기 제2층간절연막의 식각시 제2콘택홀의 하단부가 식각되지 않거나, 식각 기울기가 바르지 못하고 기울어지는 현상으로 인하여 캐패시터 충전 용량의 저하를 야기시킨다.

이때, 이러한 현상들은 상기 제2콘택홀 내에 형성된 캐패시터 하부전극에 MPS 공정을 수행하여 상기 하부전극 표면에 반구형 실리콘 그레인을 성장시키는 과정에서, 상기 제2트렌치 하단부의 반구형 실리콘 그레인들이 서로 붙게하여 하부전 극의 면적을 감소시킬 뿐만 아니라, 캐패시터의 파괴 전압(Break-down Voltage)을 감소시키는 문제점을 유발한다.

한편, 상기 두꺼운 제2층간절연막의 정확한 식각을 위해서는 상기 제2층간절연막 상의 감광막 패턴의 두께를 감소시켜야 하지만, 상기 감광막 패턴의 두께를 감소시키는 것에는 한계가 있다. 그래서, 상기 감광막 패턴 그 하부에 하드 마스크 용으로 제1비정질실리콘막을 형성해서 제2층간절연막을 정확히 식각해야 하는 번거러움이 있다.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 캐패시터의 전극 높이를 낮추면서도 충분한 충전 용량을 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 형성방법은, 반도체 기판 상에 제1층간절연막과 질화막을 차례로 형성하는 단계와, 상기 질화막과 제1층간절연막을 식각하여 제1콘택홀을 형성하는 단계와, 상기 제1콘택홀 표면 및 질화막 상에 제1도전막을 증착하는 단계와, 상기 제1콘택홀이 매립되도록 상기 제1도전막 상에 절연막을 형성하는 단계와, 상기 절연막과 질화막 상의 제1도전막 부분을 에치백하여 상기 제1콘택홀 표면 상에 선형의 콘택플러그를 형성하는 단계와, 상기 선형의 콘택플러그가 형성된 기판 결과물 상에 제2층간절연막과 마스크 패턴을 차례로 형성하는 단계와, 상기 제2층간절연막을 식각하면서 상기 마스크 패턴을 제거하여 상기 콘택플러그 및 그 인접 영역을 노출시키는 제2콘택홀을 형성하는 단계와, 상기 제2콘택홀 표면과 제2층간절연막 및 콘택플러그 상에 제2도전막을 증착하는 단계와, 상기 제2층간절연막 상의 제2도전막 부분을 식각하여 하부전극을 형성하는 단계와, 상기 하부전극 상에 유전체막과 상부전극을 차례로 형성하는 단계를 포함한다.

여기서, 상기 절연막은 산화막 또는 감광막으로 이루어진다. 이때, 상기 산화막으로 이루어진 절연막은 상기 제2층간절연막 식각시에 함께 식각 제거되어진다. 또한, 상기 감광막으로 이루어진 절연막은 상기 마스크 패턴의 제거시에 함께 제거되어진다.

그리고, 상기 마스크 패턴은 1.5∼3㎛의 두께를 가지는 감광막으로 이루어지거나, 또는, 100∼500Å의 두께를 갖는 a-Si막과 0.1∼0.5㎛의 두께를 갖는 감광막의 적층막으로 이루어진다.

여기서, 상기 제2층간절연막은 4000∼10000Å 두께로 형성된다.

또한, 상기 하부전극을 형성한 후에 상기 기판 결과물에 대한 MPS 공정을 행하여 상기 하부전극 표면에 반구형 실리콘 그레인을 성장시켜 캐패시터의 충전 용량을 증가시킬 수 있다.

여기서, 상기 캐패시터 하부전극에 불순물 도핑 공정을 수행하여 상기 캐패시터 전극의 콘택 저항을 감소시킬 수 있다.

또한, 상기 상부전극을 금속으로 형성하여 유전체막의 두께를 600Å 이상의 두께로 형성할 수가 있다.

본 발명에 따르면, 캐패시터의 충전 용량을 충분히 확보하여 전극의 높이를 감소시켜, 그 결과로서, 캐패시터의 층간절연막의 높이를 감소시킬 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 소정의 하지층이 구비된 반도체 기판(21) 상에 제1층간절연막(23)과 질화막(25)을 차례로 증착한다. 이때, 상기 질화막(25)은 약 500Å 이하의 두께로 증착되어진다. 다음으로, 상기 질화막(25)과 제1층간절연막(23)의 국소 부분을 식각하여, 콘택 플러그 영역을 한정하는 제1콘택홀(27)을 형성한다. 그런 다음, 530℃ 이하의 온도 조건에서 LPCVD 방식으로 상기 제1콘택홀(27) 표면 및 질화막 상에 인(P)이 도핑된 비정질실리콘막을 700Å 이상의 두께로 증착한다.

이어서, 상기 인(P)이 도핑된 비정질실리콘막 상에 감광막(29)을 상기 제1콘택홀이 매립되는 두께로 형성한다. 계속해서, 상기 제1콘택홀(27) 내에 매립된 감광막(29)을 식각장벽으로 이용하여 질화막 상의 인(P)이 도핑된 비정질실리콘막과 감광막을 에치백하여 상기 제1콘택홀 표면 상에 선형의 콘택 플러그(31)를 형성한다.

그런 다음, 상기 콘택 플러그(31)와 질화막(25) 상에 제2층간절연막(32)을 4000∼10000Å의 두께로 형성한다.

도 2b를 참조하면, 상기 제2층간절연막(32) 상에 하드 마스크용 비정질실리콘막(33)을 증착하고, 상기 비정질실리콘막(33) 상에 후속의 제2콘택홀 영역을 한 정하는 감광막 패턴(35)을 형성한다.

여기서, 1.5㎛ 이상, 바람직하게, 1.5∼3㎛의 두께로 상기 감광막 패턴(35)이 형성될 때에는 하드 마스크용 비정질실리콘막(33)은 필요치 않다. 또한, 0.5㎛ 이하, 바람직하게, 0.1∼0.5㎛의 두께로 상기 감광막 패턴(35)이 형성될 때에는 그 하부에 500Å 이하, 바람직하게, 100∼500Å의 상기 하드 마스크용 비정질실리콘막(33)이 필요하다.

도 2c를 참조하면, 상기 감광막 패턴을 식각장벽으로 이용하여 상기 하드 마스크용 비정질실리콘막을 식각한 후, 연속해서, 상기 제2층간절연막(32)을 식각하여 제2콘택홀(37)을 형성한다.

그런 다음, 감광막 패턴을 제거하면서, 동시에, 제1콘택홀(27) 내의 감광막을 함께 제거한다. 이어서, 상기 제2층간절연막(32) 상의 하드 마스크용 비정질실리콘막을 제거한다.

도 2d를 참조하면, 상기 제2콘택홀(37) 표면과 제2층간절연막(32) 및 콘택 플러그(31) 상에 비정질실리콘막을 증착한다. 그런 다음, 상기 제2층간절연막(32) 상의 비정질실리콘막 부분을 식각하여 캐패시터 하부전극(39)을 형성한다.

여기서, 금속으로 상기 하부전극(39)을 형성시 상기 제2층간절연막(32)은 3000Å 이하의 두께로 형성되어진다.

이후, 도시하고 설명하지는 않았지만, 상기 기판 결과물에 MPS 공정을 행하여 캐패시터 하부전극 표면에 반구형 실리콘 그레인을 성장시켜 하부전극의 표면적을 높여 캐패시터의 충전 용량을 증가시킬 수 있다.

이때, 10000Å 이상의 두께로 상기 제2층간절연막을 형성시에는 제1콘택홀 내의 하부전극 일부 표면에만 반구형 실리콘 그레인을 성장시켜 30fF/cell 이상의 캐패시터 충전 용량을 확보할 수 있다. 또한, 6000Å∼10000Å의 두께로 상기 제2층간절연막을 형성할 때에는 제2콘택홀 내의 하부전극 일부 표면에만 반구형 실리콘 그레인을 성장시켜 30fF/cell 이상의 캐패시터 충전 용량을 확보할 수 있다.

그런다음, 상기 하부전극 상에 유전체막과 상부전극을 차례로 형성하여 본 발명에 따른 캐패시터를 형성한다.

여기서, 상기 상부전극이 금속으로 이루어졌을시 상기 유전체막은 600Å 이상의 두께로 형성하여 누설전류 특성을 1E+16/cell 이하로 감소시킬 수 있다.

한편, 상기 제1콘택홀 내에 감광막 대신 산화막을 매립하여 공정을 진행하는 경우에는 상기 제2콘택홀을 형성하기 위하여 제2층간절연막 식각시 산화막도 동시에 제거된다. 이때, 상기 산화막 제거시 제2콘택홀 내의 인(P)이 도핑된 비정질실리콘막의 표면이 요철 형상으로 되는 바, 상기 인(P)이 도핑된 비정질실리콘막 상에 형성되는 하부전극의 표면적이 증가하여 캐패시터의 충전 용량이 향상된다.

게다가, 상기 결과물에 불순물 도핑 공정을 수행하여 하부전극의 콘택 저항을 낮출 수 있다.

따라서, 본 발명은 종래 기술에 비하여 하부전극의 면적을 증가시켜 충분한 캐패시터의 충전 용량을 확보하여 캐패시터 전극의 높이를 낮출수 있는 바, 그 결과로서, 제2층간절연막의 두께를 감소시킬 수 있다.

이상에서와 같이, 본 발명은 제2콘택홀 뿐만 아니라 제1콘택홀 내에도 하부 전극을 형성하는 바, 캐패시터의 충전 용량을 충분히 확보하여 제2층간절연막의 두께를 감소시켜 캐패시터의 동작 속도를 향상시킬 수 있다.

또한, 본 발명의 제2층간절연막은 그 식각이 용이하여 정확한 형태의 콘택홀을 형성할 수 있기 때문에 MPS 공정을 행하여 하부전극 표면에 반구형 실리콘 그레인 성장시 캐패시터의 충전 용량과 항복 전압을 증가시킬 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (8)

1. 반도체 기판 상에 제1층간절연막과 질화막을 차례로 형성하는 단계;

   상기 질화막과 제1층간절연막을 식각하여 제1콘택홀을 형성하는 단계;

   상기 제1콘택홀 표면 및 질화막 상에 제1도전막을 증착하는 단계;

   상기 제1콘택홀이 매립되도록 상기 제1도전막 상에 절연막을 형성하는 단계;

   상기 절연막과 질화막 상의 제1도전막 부분을 에치백하여 상기 제1콘택홀 표면 상에 선형의 콘택플러그를 형성하는 단계;

   상기 선형의 콘택플러그가 형성된 기판 결과물 상에 제2층간절연막과 마스크 패턴을 차례로 형성하는 단계;

   상기 제2층간절연막을 식각하면서 상기 마스크 패턴을 제거하여 상기 콘택플러그 및 그 인접 영역을 노출시키는 제2콘택홀을 형성하는 단계;

   상기 제2콘택홀 표면과 제2층간절연막 및 콘택플러그 상에 제2도전막을 증착하는 단계;

   상기 제2층간절연막 상의 제2도전막 부분을 식각하여 하부전극을 형성하는 단계; 및

   상기 하부전극 상에 유전체막과 상부전극을 차례로 형성하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 절연막은 산화막 또는 감광막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 제 2 항에 있어서, 상기 산화막으로 이루어진 절연막은 상기 제2층간절연막의 식각시에 함께 식각 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제 2 항에 있어서, 상기 감광막으로 이루어진 절연막은 상기 마스크 패턴의 제거시에 함께 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 제 1 항에 있어서, 상기 마스크 패턴은 1.5∼3㎛의 두께를 갖는 감광막, 또는, 100∼500Å의 두께를 갖는 비정질실리콘막과 0.1∼0.5㎛의 두께를 갖는 감광막의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
6. 제 1 항에 있어서, 상기 제2층간절연막을 4000∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
7. 제 1 항에 있어서, 상기 제2도전막은 인(P)이 도핑된 비정질실리콘막 인것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
8. 제 7 항에 있어서, 상기 인(P)이 도핑된 비정질실리콘막이 하부전극 물질인 경우 상기 하부전극을 형성하는 단계 후, 상기 유전체막을 형성하는 단계 전,

   상기 기판 결과물에 대한 MPS(Meta-stable Poly Silicon) 공정을 행하여 상기 하부전극 표면에 반구형 실리콘 그레인(Hemispherical Silicon Grain)을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.

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