KR100376865B1 - 반도체장치의 캐패시터 및 그 제조방법 - Google Patents

반도체장치의 캐패시터 및 그 제조방법 Download PDF

Info

Publication number
KR100376865B1
KR100376865B1 KR10-2000-0057038A KR20000057038A KR100376865B1 KR 100376865 B1 KR100376865 B1 KR 100376865B1 KR 20000057038 A KR20000057038 A KR 20000057038A KR 100376865 B1 KR100376865 B1 KR 100376865B1
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
lower electrode
hard mask
opening
Prior art date
Application number
KR10-2000-0057038A
Other languages
English (en)
Other versions
KR20020025331A (ko
Inventor
남정석
박상혁
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0057038A priority Critical patent/KR100376865B1/ko
Publication of KR20020025331A publication Critical patent/KR20020025331A/ko
Application granted granted Critical
Publication of KR100376865B1 publication Critical patent/KR100376865B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로서, 본 발명은 도전영역이 형성된 반도체 기판상에 형성된 제 1 절연층과, 상기 제 1 절연층을 관통하며 상기 도전영역과 접촉하는 도전성 플러그와, 상기 제 1 절연층상에 차례로 형성된 식각정지층, 제 2 절연층, 제 1 및 제 2 하드마스크층과, 상기 제 2 하드마스크층이 제거되고, 상기 제 1 하드마스크층, 제 2 절연층, 식각정지층 및 제 1 절연층의 소정 부위가 제거되어 상기 도전성 플러그의 상부를 노출시키는 개구부와, 상기 하드마스크층 측면을 포함하는 상기 개구부의 내부 표면에 소정 두께로 형성된 하부전극과, 상기 하부전극을 덮는 유전막과, 상기 유전막을 덮는 상부전극을 포함하여 이루어진 반도체 장치의 캐패시터 및 그의 제조방법을 특징으로 하며, 본 발명은 제 1 하드마스크층을 이용하여 셀간의 하부전극 분리와 희생막 습식식각시 하부전극의 손실을 방지하여 캐패시턴스를 확보하고 셀간의 브릿지 현상을 방지할 수 있다.

Description

반도체장치의 캐패시터 및 그 제조방법{Capacitor in semiconductor devices and fabricating method thereof}
본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로서, 특히, 캐패시터의 하부전극을 하드마스크용 질화막을 이용하여 셀과 셀간의 하부전극 분리와 희생막 습식식각시 식각정지층(etch-stopper)으로 이용하여 하부전극의 손실을 방지하여 캐패시턴스를 확보하고 셀과 셀 사이의 브릿지 현상을 방지하도록 한 반도체장치의 캐패시터 하부전극 및 그 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 셀의 싸이즈가 감소함에 따라 캐패시터가 차지하는 면적 또한 감소하게 된다. 따라서, 필요 정전용량(capacitance)를 확보하기 위하여 하부전극 표면을 불규칙적으로 형성한다.
그러나, 하부전극의 패턴을 실린더(cylinder) 형태 내지는 크라운(crown) 구조로 형성할 경우 하부전극의 상부형태가 뾰족해진다.
종래 기술의 캐패시터 제조공정에 있어서 실린더 내지는 크라운(crown) 구조의 하부전극을 형성하는 방법은 절연층과 하드마스크층의 소정 부위를 제거하여 하부전극 패턴이 형성될 공간을 마련하고 이러한 공간의 내부 표면을 포함하는 하드마스크층 상에 도전층을 소정 두께로 형성한 다음, 공간을 충분히 매립하도록 희생층을 도전층상에 형성하고, 하드마스크층의 표면이 노출되도록 희생층에 에치백을 실시하여 각각의 셀에 형성되어 서로 분리된 하부전극 패턴을 형성한다.
그러나, 셀 분리를 위한 에치백시 컵 내지는 실린더 형태의 하부전극패턴 상부는 첨점 형태를 갖게 되어 전계집중 등의 문제를 갖고, 에치백시 하부전극패턴이 파묻혀 있는 절연층의 손실이 발생하여 하부전극패턴의 상부 측면이 노출되어 정전용량 증대를 위한 MPS(meta polysilicon) 또는 HSG(hemispherical silicon grain) 형성시 이러한 노출된 하부전극패턴의 상부 측면에도 실리콘그레인들이 성장하여 셀과 셀간의 격리를 위한 마진을 감소시킨다.
또한, 또 다른 종래 기술로서 절연층의 소정부위를 제거하여 하부전극이 형성될 공간을 형성한 후 에치백이 아닌 CMP(chemical mechanical polishing)로 하부전극패턴을 분리시킬 경우에는 균일한 재현성이 감소하고 첨점부위 상실로 인하여 에치백 경우와 비교하여 정전용량이 감소하며, 희생막 제거시 절연층도 일부 손실되어 하부전극패턴의 상부표면 외측면을 노출시켜 MPS(meta polysilicon) 또는HSG(hemispherical silicon grain) 형성시 이러한 노출된 하부전극패턴의 상부 측면에도 실리콘그레인들이 성장하여 셀과 셀간의 절연을 위한 마진을 감소시킨다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도이다.
도 1a를 참조하면, 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(11)이 형성된 p형 반도체기판(10) 상에 산화막으로 제 1 층간절연층(12)을 형성하고, 이를 관통하며 불순물 확산영역(11)과 접촉하는 콘택플러그(13)를 형성한다.
그리고, 제 1 층간절연층(12)상에 산화막으로 제 2 층간절연층(14)을 형성하고, 이를 관통하며 콘택플러그(12)와 접촉하는 하부전극노드(15)를 형성한다.
그 다음, 하부전극노드 상부표면을 덮도록 식각정지층(16)을 제 2 층간절연층(14)상에 형성한다. 이때, 식각정지층(16)은 질화막을 화학기상증착으로 증착하여 형성한다.
그리고, 식각정지층상에 제 3 층간절연층(17)을 형성한다. 이때, 제 3 층간절연층(17)은 하부전극 패턴이 형성될 부위를 정의 하기 위하여 형성되므로 형성 두께는 하부전극의 높이에 적당하도록 형성하며 산화막 등의 절연체를 증착하여 형성한다.
그 다음, 제 3 층간절연층(17)상에 하부전극 형성부위 패터닝용 하드마스크층(18)을 형성한다. 이때, 하드마스크층(18)은 폴리실리콘을 화학기상증착으로 증착하여 형성한다.
그리고, 하드마스크층(18)상에 포토레지스트를 도포한 후, 노광 및 현상으로 하부전극노드를 포함하여 하부전극의 레이아웃을 정의하는 하드마스크층(18)의 표면을 노출시키는 포토레지스트패턴(19)을 형성한다.
도 1b를 참조하면, 포토레지스트패턴으로 보호되지 않는 노출된 하드마스크층, 제 3 층간절연층, 식각정지층 및 제 2 층간절연층의 일부를 차례로 과도식각하여 잔류한 하드마스크층(180), 제 3 층간절연층(170), 식각정지층(160) 및 제 2 층간절연층(14)으로 둘러싸인 하부전극 패턴이 형성될 개구부(H1)를 형성한다. 이때, 개구부(H1)는 제 2 층간절연층(14)의 상부 표면이 일부 제거되도록 건식식각 등의 비등방성 과도식각으로 형성한다.
도 1c를 참조하면, 개구부(H1)에 의하여 노출된 제 3 층간절연층 및 제 2 층간절연층의 측면을 소정 두께로 제거하기 위하여 노출된 부위에 습식식각 등의 등방성식각을 실시한다.
따라서, 등방성식각된 개구부(H1')의 측면 내부 표면적이 증가하게 된다.
그리고, 하부전극 형성용 도전층(20)을 개구부(H1') 내부 표면 및 하드마스크층(18)상에 형성한다. 이때, 도전층(20)은 화학기상증착으로 비정질실리콘을 증착하여 형성한다.
도 1d를 참조하면, 개구부를 충분히 매립하도록 도전층(20)상에 희생막(21)을 형성한다. 이때, 희생막(21)으로 USG(undoped silicate glass) 산화막을 사용한다.
도 1e를 참조하면, 셀분리를 위하여 희생막에 에치백을 실시한다. 이때, 에치백은 제 3 층간절연층(17)의 상부 표면이 노출되도록 과도식각으로 실시한다.
따라서, 잔류한 도전층(200)으로 이루어진 하부전극 패턴(200)이 형성된다. 이러한 하부전극 패턴(200)은 이웃한 셀의 패턴과 격리되지만 에치백에 의하여 상부 끝이 첨점형태를 갖게 된다.
그리고, 개구부내에 잔류한 희생막을 등방성식각으로 제거한다. 이때, 희생막제거는 스핀식각(spin etcher) 등을 이용하는 습식식각으로 진행한다.
그러나, 희생막 제거시 제 3 층간절연층(17)의 일부도 제거되어 하부전극 패턴(200)의 끝부분의 외측면을 일부 노출시키게 된다.
도 1f를 참조하면, 비정질실리콘으로 이루어진 하부전극 패턴(200)의 노출된 표면에 반구형실리콘그레인(HSG, 22)을 형성하여 하부전극 패턴의 표면적을 극대화시킨다. 그러나, 상부 끝부분의 측면이 노출되어 하부전극 패턴간의 간격이 감소하고 또한 첨점 부위에서 실리콘그레인들(R)이 분리되어 하부전극간의 브릿지(bridge)가 발생할 수 있다.
그 다음, 도전성을 주기 위하여 p형 불순물 등으로 하부전극을 도핑시키고 어닐링을 실시한 후, 노출된 하부전극 표면에 유전막과 상부전극을 차례로 형성하여 캐패시터를 제조한다.
그러나, 상술한 종래 기술에 따른 하부전극의 내부만을 유효면적으로 사용하는 컵 또는 실린더형 캐패시터 제조방법은 실리콘그레인 증착시 하부전극간의 간격을 감소시켜 오버마이그레이션(over-migration)에 의한 하부전극간의 브릿지현상을 유발하여 소자의 수율을 감소시키는 문제점이 있다.
따라서, 본 발명의 목적은 캐패시터의 하부전극을 하드마스크용 질화막을 이용하여 셀과 셀간의 하부전극 분리와 희생막 습식식각시 식각정지층(etch-stopper)으로 이용하여 하부전극의 손실을 방지하여 캐패시턴스를 확보하고 셀과 셀 사이의 브릿지 현상을 방지하도록 한 반도체장치의 캐패시터 하부전극 및 그 제조방법을 제공하는데 있다.
상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터는 도전영역이 형성된 반도체 기판상에 형성된 제 1 절연층과, 상기 제 1 절연층을 관통하며 상기 도전영역과 접촉하는 도전성 플러그와, 상기 제 1 절연층상에 차례로 형성된 식각정지층, 제 2 절연층, 제 1 및 제 2 하드마스크층과, 상기 제 2 하드마스크층이 제거되고, 상기 제 1 하드마스크층, 제 2 절연층, 식각정지층 및 제 1 절연층의 소정 부위가 제거되어 상기 도전성 플러그의 상부를 노출시키는 개구부와, 상기 제 1 하드마스크층 측면을 포함하는 상기 개구부의 내부 표면에 소정 두께로 형성된 하부전극과, 상기 하부전극을 덮는 유전막과, 상기 유전막을 덮는 상부전극을 포함하여 이루어진다.
바람직하게는, 상기 개구부는 상기 제 2 절연층과 제 1 절연층이 상기 개구부 외측으로 함몰되어 상기 개구부의 측면 프로파일이 요철구조를 가지며, 상기 하부전극과 유전막 사이에 위치한 반구형실리콘그레인층을 더 포함하여 이루어진다.
또한, 본 발명에 따른 반도체장치의 캐패시터 제조방법은 도전영역이 형성된 반도체 기판상에 형성된 제 1 절연층과 상기 제 1 절연층을 관통하며 상기 도전영역과 접촉하는 도전성 플러그를 형성하는 제 1 단계와, 상기 제 1 절연층상에 식각정지층, 제 2 절연층, 제 1하드마스크층, 제 2 하드마스크층을 형성하는 제 2 단계와,상기 제 2, 제 1 하드마스크층, 제 2 절연층, 식각정지층 및 제 1 절연층의 소정 부위를 제거하여 상기 도전성 플러그의 상부를 노출시키는 개구부를 형성하는 제 3 단계와, 상기 개구부의 내부 표면을 포함하는 상기 제 2 하드마스크층상에 비정질실리콘층을 형성하는 제 4 단계와, 상기 개구부를 충분히 매립하도록 상기 비정질실리콘층상에 희생막을 형성하는 제 5 단계와, 상기 희생막에 에치백을 실시하여 상기 제 1 하드마스크층의 상부 표면을 노출시키는 제 6 단계와, 잔류한 상기 희생막을 제거하여 잔류한 상기 비정질실리콘층으로 이루어진 하부전극패턴을 노출시키는 제 7 단계와, 상기 노출된 하부전극패턴의 표면에 반구형실리콘그레인층을 형성하여 하부전극을 형성하는 제 8 단계와, 상기 하부전극을 불순물로 도핑시켜 도전성을 갖도록 하는 제 9 단계를 포함하여 이루어진다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도
본 발명은 컵 또는 실린더 타입의 캐패시터를 제조하기 위하여 하드마스크층을 질화막과 폴리실리콘 적층구조로 형성하여 셀간의 분리를 위한 에치백과 희생막 습식식각시 식각정지층으로 이용한다. 따라서, 본 발명은 캐패시턴스를 향상시키고 질화막에 의한 층간절연층의 손실이 방지되어 파티클 감소 및 셀간의 단락을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도이다.
도 2a를 참조하면, 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(31)이 형성된 p형 반도체기판(30) 상에 산화막으로 제 1 층간절연층(32)을 형성하고, 이를 관통하며 불순물 확산영역(31)과 접촉하는 콘택플러그(33)를 형성한다.
그리고, 제 1 층간절연층(32)상에 산화막으로 제 2 층간절연층(34)을 형성하고, 이를 관통하며 콘택플러그(32)와 접촉하는 하부전극노드(35)를 형성한다.
그 다음, 하부전극노드 상부표면을 덮도록 식각정지층(36)을 제 2 층간절연층(34)상에 형성한다. 이때, 식각정지층(36)은 질화막을 화학기상증착으로 증착하여 형성한다.
그리고, 식각정지층상에 제 3 층간절연층(37)을 형성한다. 이때, 제 3 층간절연층(37)은 하부전극 패턴이 형성될 부위를 정의 하기 위하여 형성되므로 형성 두께는 하부전극의 높이에 적당하도록 형성하며 산화막 등의 절연체를 증착하여 형성한다.
그 다음, 제 3 층간절연층(37)상에 제 3 층간절연층 보호용 제 1 하드마스크층(38)을 형성한다. 이때, 제 1 하드마스크층(38)은 질화막을 화학기상증착으로 증착하여 형성한다.
이어서, 제 1 하드마스크층(38)상에 하부전극 형성부위 패터닝용 제 2 하드마스크층(39)을 형성한다. 이때, 제 2 하드마스크층(39)은 폴리실리콘을 화학기상증착으로 증착하여 형성하며, 하부전극 패터닝시 포토레지스트패턴만으로는 제 3 층간절연층(37)의 식각이 곤란하기 때문에 형성한다.
그리고, 제 2 하드마스크층(39)상에 포토레지스트를 도포한 후, 노광 및 현상으로하부전극노드를 포함하여 하부전극의 레이아웃을 정의하는 제 2 하드마스크층(39)의 표면을 노출시키는 포토레지스트패턴(40)을 형성한다.
도 2b를 참조하면, 포토레지스트패턴으로 보호되지 않는 노출된 제 2, 제 1 하드마스크층, 제 3 층간절연층, 식각정지층 및 제 2 층간절연층의 일부를 차례로 과도식각하여 잔류한 제 2 하드마스크층(390), 제 1 하드마스크층(380), 제 3 층간절연층(370), 식각정지층(360) 및 제 2 층간절연층(34)으로 둘러싸인 하부전극 패턴이 형성될 개구부(H2)를 형성한다. 이때, 개구부(H2)는 제 2 층간절연층(34)의 상부 표면이 일부 제거되도록 건식식각 등의 비등방성 과도식각으로 형성한다.
도 2c를 참조하면, 개구부(H2)에 의하여 노출된 제 3 층간절연층 및 제 2 층간절연층의 측면을 소정 두께로 제거하기 위하여 노출된 부위에 습식식각 등의 등방성식각을 실시한다.
따라서, 등방성식각된 개구부(H2')의 전체적인 내부 표면적이 증가하게 된다.
그리고, 하부전극 형성용 도전층(41)을 개구부(H2') 내부 표면 및 잔류한 제 2 하드마스크층(390)상에 형성한다. 이때, 도전층(41)은 화학기상증착으로 비정질실리콘을 증착하여 형성한다.
도 2d를 참조하면, 개구부를 충분히 매립하도록 도전층(41)상에 희생막(42)을 형성한다. 이때, 희생막(42)으로 USG(undoped silicate glass) 산화막을 사용한다.
도 2e를 참조하면, 셀분리를 위하여 희생막에 에치백을 실시한다. 이때, 에치백은 제 1 하드마스크층(380)의 상부 표면이 노출되도록 과도식각으로 실시한다.
따라서, 잔류한 도전층(410)으로 이루어진 하부전극 패턴(410)이 형성된다.
이때, 하부전극 패턴(410)은 이웃한 셀의 패턴과 격리되지만 상부 끝 측면에 제 1 하드마스크층(380)이 접촉하고 있기 때문에 첨점 형태가 되는 것이 방지된다.
또한, 제 1 하드마스크층(380)이 과도식각으로부터 제 3 층간절연층(370)을 보호하므로 산화막의 손실을 방지하며, 도전층의 식각량이 종래 기술보다 감소하므로 전체적인 하부전극 패턴의 높이가 종래 기술보다 높아 정전용량이 증가하게 된다.
그리고, 개구부내에 잔류한 희생막을 등방성식각으로 제거한다. 이때, 희생막제거는 스핀식각(spin etcher) 등을 이용하는 습식식각으로 진행한다.
그러나, 희생막 제거시 제 3 층간절연층(370)이 제 1 하드마스크층(380)으로 보호되므로 제 3 층간절연층이 습식식각으로부터 보호되어 충분한 식각마진을 갖는다.
도 2f를 참조하면, 비정질실리콘으로 이루어진 하부전극 패턴(410)의 노출된 표면에 반구형실리콘그레인(HSG, 43)을 형성하여 하부전극 패턴의 표면적을 극대화시킨다. 이때, 상부 끝부분의 측면이 노출이 방지되어 하부전극 패턴간의 간격이 확보되고, 또한, 첨점 부위에서 실리콘그레인들(R)이 처음부터 형성되지 않으므로 하부전극간의 브릿지(bridge)를 방지한다.
그 다음, 도전성을 주기 위하여 p형 불순물 등으로 하부전극을 도핑시키고 어닐링을 실시한 후, 노출된 하부전극 표면에 유전막과 상부전극을 차례로 형성하여 캐패시터를 제조한다.
도 2f는 또한 본 발명에 따라 제조된 반도체장치의 캐피시터 단면도이다.
도 2f를 참조하면, 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(31)이 형성된 p형 반도체기판(30) 상에 산화막으로 제 1 층간절연층(32)이 형성되어 있고, 상기 제 1 층간절연층(32)을 관통하며 불순물 확산영역(31)과 접촉하는 콘택플러그(33)가 형성되어 있다.
그리고, 제 1 층간절연층(32)상에 산화막으로 제 2 층간절연층(34)이 위치하고, 이를 관통하며 콘택플러그(32)와 접촉하는 하부전극노드(35)가 형성되어 있다.
그 다음, 하부전극노드 상부표면을 덮도록 식각정지층(360)이 제 2 층간절연층(34)상에 형성되어 있고, 이때, 식각정지층(360)은 질화막으로 형성된다.
그리고, 식각정지층(360)상에 제 3 층간절연층(370)이 형성되어 있다. 이때, 제 3 층간절연층(370)은 하부전극 패턴이 형성될 부위를 정의 하기 위하여 형성되므로 형성 두께는 하부전극의 높이에 적당하도록 형성되며 산화막 등의 절연체를 증착하여 형성된다.
그 다음, 제 3 층간절연층(370)상에 제 3 층간절연층 보호용 제 1 하드마스크층(380)이 형성되어 있다. 이때, 제 1 하드마스크층(380)은 질화막으로 형성된다.
그리고, 제 1 하드마스크층(380), 제 3 층간절연층(370), 식각정지층(360) 및 제 2 층간절연층(34)의 소정부위가 제거되어 만들어진 개구부가 위치한다. 이때, 개구부(H2)는 제 2 층간절연층(34)의 상부 표면이 일부 제거되도록 건식식각 등의 비등방성 과도식각으로 형성된다.
이때, 개구부에 의하여 노출된 제 3 층간절연층 및 제 2 층간절연층의 측면이 소정 두께로 제거되어 개구부의 전체적인 내부 표면적이 증가하게 된다.
개구부의 내부 표면에는 도핑된 폴리실리콘 등의 도전체로 이루어진 하부전극패턴(410)이 하부전극노드(35)와 접촉하도록 형성되어 있다.
이때, 하부전극 패턴(410)은 이웃한 셀의 패턴과 격리되지만 상부 끝 측면에 제 1 하드마스크층(380)이 접촉하고 있기 때문에 첨점 형태가 제 1 하드마스크층(380) 반대방향에만 형성되어 전체적인 전극의 높이를 확보하여 캐패시턴스 증대에 기여하는 형태를 갖는다.
그리고, 하부전극 패턴(410)의 노출된 표면에 반구형실리콘그레인(HSG, 43)이 형성되어 하부전극 패턴의 표면적을 극대화시킨다.
그리고, 도시되지는 않았지만 노출된 하부전극 표면에 유전막과 상부전극이 차례로 형성되어 캐패시터 구조를 완성한다.
따라서, 본 발명은 제 1 하드마스크층 덕분에 셀간의 분리를 에치백공정만으로 제 3 층간절연층의 손실없이 달성할 수 있으므로 화학기계적연마를 이용할 필요가 없어 하부전극의 높이 감소를 방지하여 정전용량을 확보하고, 실리콘그레인 파티클에 의한 하부전극간의 단락을 방지할 수 있으며, 제 3 층간절연층의 손실이 없으므로 희생막 제거용 습식식각시 충분한 공정 마진을 확보할 수 있는 장점이 있다.

Claims (10)

  1. 도전영역이 형성된 반도체 기판상에 형성된 제 1 절연층과,
    상기 제 1 절연층을 관통하며 상기 도전영역과 접촉하는 도전성 플러그와,
    상기 제 1 절연층상에 차례로 형성된 식각정지층, 제 2 절연층, 제 1 및 제 2 하드마스크층과,
    상기 제 2 하드마스크층이 제거되고, 상기 제 1 하드마스크층, 제 2 절연층, 식각정지층 및 제 1 절연층의 소정 부위가 제거되어 상기 도전성 플러그의 상부를 노출시키는 개구부와,
    상기 제 1 하드마스크층 측면을 포함하는 상기 개구부의 내부 표면에 소정 두께로 형성된 하부전극과,
    상기 하부전극을 덮는 유전막과,
    상기 유전막을 덮는 상부전극으로 이루어진 반도체장치의 캐패시터.
  2. 청구항 1에 있어서,
    상기 개구부는 상기 제 2 절연층과 제 1 절연층이 상기 개구부 외측으로 함몰되어 상기 개구부의 측면 프로파일이 요철구조를 갖는 것이 특징인 반도체장치의 캐패시터.
  3. 청구항 1에 있어서,
    상기 하부전극과 유전막 사이에 위치한 반구형실리콘그레인층을 더 포함하여 이루어진 것이 특징인 반도체장치의 캐패시터.
  4. 도전영역이 형성된 반도체 기판상에 형성된 제 1 절연층과 상기 제 1 절연층을 관통하며 상기 도전영역과 접촉하는 도전성 플러그를 형성하는 제 1 단계와,
    상기 제 1 절연층상에 식각정지층, 제 2 절연층, 제 1하드마스크층, 제 2 하드마스크층을 형성하는 제 2 단계와,
    상기 제 2, 제 1 하드마스크층, 제 2 절연층, 식각정지층 및 제 1 절연층의 소정 부위를 제거하여 상기 도전성 플러그의 상부를 노출시키는 개구부를 형성하는 제 3 단계와,
    상기 개구부의 내부 표면을 포함하는 상기 제 2 하드마스크층상에 비정질실리콘층을 형성하는 제 4 단계와,
    상기 개구부를 충분히 매립하도록 상기 비정질실리콘층상에 희생막을 형성하는 제 5 단계와,
    상기 희생막에 에치백을 실시하여 상기 제 1 하드마스크층의 상부 표면을 노출시키는 제 6 단계와,
    잔류한 상기 희생막을 제거하여 잔류한 상기 비정질실리콘층으로 이루어진 하부전극패턴을 노출시키는 제 7 단계와,
    상기 노출된 하부전극패턴의 표면에 반구형실리콘그레인층을 형성하여 하부전극을 형성하는 제 8 단계와,
    상기 하부전극을 불순물로 도핑시켜 도전성을 갖도록 하는 제 9 단계를 포함하여 이루어진 반도체장치의 캐패시터 제조방법.
  5. 청구항 4에 있어서,
    상기 제 1 하드마스크층은 질화막으로 형성하고 상기 제 2 하드마스크층은 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  6. 청구항 4에 있어서,
    상기 제 3 단계는 상기 개구부에 등방성식각을 실시하여 상기 개구부에서 노출된 상기 제 2, 제 1 절연층의 일부를 더 제거하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 캐패시터 제조방법.
  7. 청구항 4에 있어서,
    상기 희생막은 USG산화막으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  8. 청구항 4에 있어서,
    상기 제 9 단계 이후,
    상기 하부전극을 덮는 유전막과 상기 유전막을 덮는 상부전극을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 캐패시터 제조방법.
  9. 청구항 4에 있어서,
    상기 제 7 단계는 스핀에처(spin etcher)를 사용하는 습식식각으로 실시하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  10. 청구항 4에 있어서,
    상기 제 9 단계는 어닐링을 도핑된 상기 하부전극에 실시하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 캐패시터 제조방법.
KR10-2000-0057038A 2000-09-28 2000-09-28 반도체장치의 캐패시터 및 그 제조방법 KR100376865B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0057038A KR100376865B1 (ko) 2000-09-28 2000-09-28 반도체장치의 캐패시터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0057038A KR100376865B1 (ko) 2000-09-28 2000-09-28 반도체장치의 캐패시터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20020025331A KR20020025331A (ko) 2002-04-04
KR100376865B1 true KR100376865B1 (ko) 2003-03-19

Family

ID=19690884

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0057038A KR100376865B1 (ko) 2000-09-28 2000-09-28 반도체장치의 캐패시터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100376865B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100576825B1 (ko) 2003-12-02 2006-05-10 삼성전자주식회사 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729994A (ja) * 1993-07-07 1995-01-31 Nec Corp 半導体装置の製造方法
KR19990079780A (ko) * 1998-04-09 1999-11-05 윤종용 디램 셀 커패시터 및 그의 제조 방법
KR19990079928A (ko) * 1998-04-10 1999-11-05 윤종용 디램 셀 커패시터의 제조 방법
JP2000012808A (ja) * 1998-06-15 2000-01-14 Samsung Electron Co Ltd メモリセルのシリンダ型ストレ―ジキャパシタ及びその製造方法
JP2000156479A (ja) * 1998-11-20 2000-06-06 Sony Corp 半導体記憶装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729994A (ja) * 1993-07-07 1995-01-31 Nec Corp 半導体装置の製造方法
KR19990079780A (ko) * 1998-04-09 1999-11-05 윤종용 디램 셀 커패시터 및 그의 제조 방법
KR19990079928A (ko) * 1998-04-10 1999-11-05 윤종용 디램 셀 커패시터의 제조 방법
JP2000012808A (ja) * 1998-06-15 2000-01-14 Samsung Electron Co Ltd メモリセルのシリンダ型ストレ―ジキャパシタ及びその製造方法
JP2000156479A (ja) * 1998-11-20 2000-06-06 Sony Corp 半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
KR20020025331A (ko) 2002-04-04

Similar Documents

Publication Publication Date Title
KR101629087B1 (ko) 반도체 디바이스를 제조하기 위한 방법 및 반도체 디바이스
KR100245779B1 (ko) 스택 커패시터법ram 내에 비트선 접촉부의 형성 방법
US11037930B2 (en) Semiconductor devices
US6613672B1 (en) Apparatus and process of fabricating a trench capacitor
JP2000196041A (ja) キャパシタの構造及び製造方法
US6228736B1 (en) Modified method for forming cylinder-shaped capacitors for dynamic random access memory (DRAM)
KR101810531B1 (ko) 반도체 장치 및 그 제조 방법
US7755127B2 (en) Capacitor in semiconductor device and method of manufacturing the same
US20020140018A1 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
KR100376865B1 (ko) 반도체장치의 캐패시터 및 그 제조방법
KR100344761B1 (ko) 반도체장치의 캐패시터 및 그 제조방법
KR100364798B1 (ko) 반도체 메모리 장치 제조 방법
US8053310B2 (en) Method for defect reduction for memory cell capacitors
KR100639193B1 (ko) 반도체장치의 캐패시터 제조방법
US20230146151A1 (en) Semiconductor devices
KR100305024B1 (ko) 반도체소자의 제조방법
KR100356814B1 (ko) 반도체장치의 캐패시터 제조방법
KR100269625B1 (ko) 캐패시터 제조방법
KR100338959B1 (ko) 반도체 소자의 커패시터 하부전극 제조방법
KR100275947B1 (ko) 반도체의커패시터제조방법
KR20000046743A (ko) 반도체장치의 캐패시터 제조방법
KR20050072168A (ko) 반도체 메모리 소자 및 그의 제조방법
KR20000027795A (ko) 반도체소자의 캐패시터 형성방법
KR20020037527A (ko) 반도체 장치의 커패시터 제조 방법 및 그에 의해 제조된커패시터
KR20010054093A (ko) 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee