KR100245779B1 - 스택 커패시터법ram 내에 비트선 접촉부의 형성 방법 - Google Patents
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Abstract
본 발명은 2 개의 수직 구조물 사이에 접촉 영역을 형성하는 방법을 제공하는 것을 특징으로 한다. 수직 측벽을 따라서 그 측벽들 사이에서 연장하는 제 1 물질층에는 마스크층이 피복된다. 마스크층은 수직 측벽 사이에서 상기 마스크층의 수평 영역을 제거하기 위해 패터닝 및 에칭됨으로써, 접촉 영역의 소정의 위치에서 상기 제 1 물질층을 노출시키고, 상기 마스크층의 수직 영역의 최소의 부분은 잔류시킨다. 상기 마스크층의 잔류 수직 영역을 에칭 마스크로서 사용하여 제 1 층의 노출된 부분은 접촉 영역을 형성하기 위해 에칭된다. 본 발명의 또다른 특징은 비트선 접촉부를 커패시터 제 2 도체에 자기 정열하기 위해 상기 커패시터 제 2 도체(또는 셀 폴리)상에 커패시터 절연층을 이용하는 DRAM 제조 방법을 제공하는 것을 특징으로 한다. 본 발명의 이러한 특징에 따라서, 커패시터는 반도체 웨이퍼상에 형성된다. 커패시터는 제 1 도체와, 상기 제 1 도체상에 유전체층과, 상기 유전체층상에 제 2 도체를 포함한다. 커패시터 절연층은 제 2 도체상에 형성된다. 커패시터 절연층은 비트선 접촉부의 소정의 위치에 제 2 도체의 부분을 노출시키기 위해 패터닝 및 에칭된다. 다음에, 상기 커패시터 절연층을 하드 마스크로서 사용하여, 상기 제 2 도체의 노출된 부분은 차후에 비트선 접촉부가 형성될 수 있는 영역에서 에칭된다.
Description
일반적으로, 집적 회로는 단일 실리콘 웨이퍼상에 다수의 동일한 회로 패턴을 형성함으로써 대량 생산된다. 또한, 집적 회로는 통상 반도체 장치라고 칭하며, 전기 전도성, 부전도성(절연체) 또는 반도성 등의 여러 가지 재료로 제조된다. 단결정 또는 다결정 형태의 실리콘이 반도체 재료로서 가장 통상적으로 사용된다. 실리콘의 모든 형태는 통상 도핑이라고 칭하는 불순물을 주입함으로써 전기 전도성을 구성할 수 있다. 전형적으로 실리콘은 붕소 또는 인으로 도핑된다. 만일 실리콘이 실리콘 보다 적은 가전자를 갖는 붕소로 도핑되면, 전자 "정공(hole)"이 기본 전하 캐리어가 되어, 상기 도핑된 실리콘은 P 형 반도체가 된다. 만일 실리콘이 실리콘 보다 많은 가전자를 갖는 인으로 도핑되면, 전자가 기본 전하 캐리어가 되어, 상기 도핑된 실리콘은 N 형 반도체가 된다.
DRAM 은 전계 효과 액세스 트랜지스터와 커패시터의 2 개의 기본 소자를 내장하는 메모리 셀의 어레이를 구비한다. 전형적으로 트랜지스터의 한 측면은 커패시터의 한 측면에 접속되어 있다. 트랜지스터의 다른 측면과 트랜지스터 게이트 전극은 각각 비트선과 워드선이라고 칭하는 외부 접속선에 결합되어 있다. 커패시터의 다른 측면은 기준 전압에 결합되어 있다. 따라서, DRAM 메모리 셀의 구성은 트랜지스터, 커패시터, 및 외부 회로에 대한 접촉부의 구성을 포함한다.
단일칩내에 가능한 많은 소자들이 형성될 수 있도록 보다 소형의 개별 소자들과 집적 회로를 형성하는 것은 장점을 갖는다. 이러한 방법으로, 전자 장치는 보다 소형이고, 더욱 신뢰가능한 조립체가 될 수 있고, 실장 비용을 최소화하며, 회로 성능을 향상시킬 수 있다. 커패시터는 통상 집적 회로 칩의 가장 큰 소자이다. 그 결과, 소형의 DRAM 의 개발에 있어서는 커패시터에 가장 큰 초점이 맞추어 진다. DRAM 내에서 커패시터의 3 가지 기본 형태로는 플레이너 커패시터, 트랜치 커패시터, 및 스택 커패시터가 사용된다. 가장 많은 용량의 DRAM 은 보다 큰 용량, 신뢰성, 및 제조의 용이성 때문에 스택 커패시터를 사용한다. 스택 커패시터에 있어서, 트랜지스터에 접속되는 커패시터의 측면은 통상적으로 "저장 노드(storage node)" 또는 "저장 폴리(storage poly)"라고 칭하고, 기준 전압에 접속되는 커패시터의 측면은 "셀 폴리(cell poly)"라고 칭한다.
일반적으로 전기 접속을 구성하는 DRAM 의 영역은 액티브 영역이라고 칭한다. 트랜지스터에 대한 소스 및 드레인 영역으로 동작하는 액티브 영역은 실리콘 기판의 표면에서 불연속 특수 도핑 영역이 존재한다. DRAM 의 크기가 저감되므로서 액티브 영역의 크기 및 상기 액티브 영역에 도달하기 위해 접촉부로 이용할 수 있는 통로의 크기는 저감된다. 접촉부와 트랜지스터와의 사이의 누설 또는 단락 회로에 대한 변화는 셀 공간 감소에 따라 증가한다. 그러므로, 트랜지스터 및 커패시터 소자로부터 접촉부를 효율적으로 절연시키는 것은 바람직하고, 접촉부를 구성하는데 유효한 공간의 최적화가 가능하게 된다. 본 발명은 기판내의 비트선과 액티브 영역 사이에서 접촉부의 제조와 관련한 문제들을 지정하여, 이러한 "비트선 접촉부"를 적절히 정열하고, 커패시터 소자로부터 비트선 접촉부를 절연시킬 수 있다.
1994 년 3 월 8 일 자로 Dennison 에게 특허 허여된 미국 특허 제 5,292,677 호에는 비트선 접촉부의 제조 방법이 개시되어 있다. 이 Dennison 발명에는 비트선 접촉부를 트랜지스터 게이트 전극에 자체 정열하기 위해 에칭 정지층을 사용하는 DRAM 제조 공정을 개시하고 있다. 이 방법은 다른 방법 보다 적은 마스크 단계가 필요할지라도, 비트선 접촉부 통로에서 절연체 스페이서를 제조 및 에칭하는 단계는 반드시 필요하게 된다.
IEEE 1991 심포쥼의 VLSI 15 테크놀러지, 페이지 9-10 상의 H. Itoh 등에 의한 64 Mb DRAM STC Cell 에 관한 Two-Step Deposited Rugged Surface(TDRS) Storage Node and Self-Aligned Bitline-Contact Penetrating Cell Plate(SAB-PEC)에는 비트선 접촉부를 제조하는 또다른 방법이 개시되어 있다. 이 공정은 셀 폴리를 통하여 진행되는 비트선 접촉부를 이용한다. 셀 폴리로부터 비트선을 절연시키기 위하여 측벽 스페이서는 트랜지스터 게이트 전극 사이에 형성되어 있다. 이들 스페이서는 비트선 접촉부에 대한 통로가 좁으며, 그결과, 금속이 좁은 통로를 적당히 채울수 없기 때문에 폴리-규화물 비트선의 사용이 필요하게 된다. 64 Mb DRAM 에서와 같이 매우 작은 셀 공간에 대하여 비트선 통로는 셀 폴리 스페이서가 0.1 μm 보다 큰 경우에 완전히 클로즈 오프될 수 있다. 이러한 얇은 스페이서는 제조하는데 어려움이 있고, 비트선 전류 누설에 대하여 셀 폴리와 많은 수의 장치의 수용을 초해하게 된다.
본 발명은 랜덤 액세스 메모리 장치(DRAM)의 제조 방법에 관한 것으로서, 특히 스택 커패시터 DRAM 내에 비트선 접촉부의 형성 방법에 관한 것이다.
도 1, 도 2, 도 3A-도 3C, 도 4, 도 5, 도 7 은 본 발명의 바람직한 실시예의 구조를 예시하는 여러가지 단의 DRAM 메모리 셀부의 단면도이다.
도 6A 는 도 6B 의 라인 A-A 를 따라서 절취한 단면도이다.
도 6B 는 도 6A 의 라인 B-B 를 따라서 절취한 단면도이다.
도 8-도 14 는 본 발명의 또다른 실시예의 구조를 예시하는 여러가지 단의 DRAM 메모리 셀부의 단면도이다.
본 발명의 목적은 다이나믹 랜덤 액세스 메모리(DRAM)에서 커패시터 소자와 비트선 접촉부 사이의 정열 허용 범위를 개선하는데 있다.
본 발명의 다른 목적은 DRAM 메모리 셀내에서 누설 전류를 최소화하고, 회로의 단락을 최소화함으로써 비트선 접촉부로부터 유효하게 절연된 커패시터 소자를 제공하는데 있다.
본 발명의 또다른 목적은 디프 비트선 접촉 통로의 내측에 스페이서 에칭에 대한 필요성을 제거하는데 있다.
본 발명에 따르면, 이들 및 기타의 목적과 장점은 2 개의 수직 구조 사이에서 접촉 영역의 제조 방법에 의해 달성된다. 본 발명의 제 1 특징에 따르면, 수직 측벽을 따라서 그 측벽들 사이를 연장하는 제 1 물질층이 마스크층으로 피복된다. 이 마스크층은 수직 측벽들 사이에서 상기 마스크층의 수평 영역을 제거하기 위해서 패터닝 및 에칭되고, 그에 따라서, 접촉 영역의 소망의 위치에서 제 1 물질층은 노출되고, 상기 마스크층의 수직 영역의 적어도 일부분은 잔류하게 된다. 상기 마스크층의 잔류하는 수직 영역을 에칭 마스크로 사용하여 제 1 층의 상기 노출된 부분은 접촉 영역을 형성하기 위해 에칭된다.
본 발명의 제 2 특징은 비트선 접촉부를 커패시터 제 2 도체로 자체 정열하기 위해 커패시터 제 2 도체(또는 셀 폴리)상에 커패시터 절연층을 이용하는 DRAM 의 제조 방법을 제공한다. 본 발명의 제 2 특징에 따르면, 커패시터는 반도체 웨이퍼상에 형성된다. 커패시터는 제 1 도체와, 상기 제 1 도체상에 유전체층, 및 상기 유전체층상에 제 2 도체를 포함한다. 커패시터 절연층은 상기 제 2 도체상에 형성된다. 커패시터 절연층은 비트선 접촉부의 소정의 위치에 제 2 도체의 노출 부분에 패터닝 및 에칭된다. 다음에, 커패시터 절연층을 하드 마스크로서 사용하여 제 2 도체의 노출 부분은 비트선 접촉부가 차후에 형성될 수 있는 영역에서 에칭된다.
본 발명의 방법은 커패시터 절연층을 후속 에칭용 마스크로서 사용함으로써, 비트선 접촉부와 커패시터 소자와의 사이에서 정열 허용범위가 개선되고, 디프 비트선 접촉 통로의 내측에 스페이서 에칭의 필요성을 제거하며, 비트선 접촉부와 커패시터 소자와의 사이에서 전류 누설과 회로의 단락을 최소화한다.
본 발명의 추가의 목적, 장점 및 신규의 특징은 이하의 상세한 설명의 실시예에서 개시하며, 이 실시예의 설명은 본 발명의 실시에 의해 당업자라면 명확히 이해할 수 있을 것이다. 본 발명의 목적 및 장점은 첨부한 특허청구의 범위에 개시된 수단에 의해 실현되고 달성될 수 있다.
도면이 DRAM 의 임의의 특정 부분의 실제 부분을 한정하는 것은 아니지만, 본 발명의 구조 및 방법을 도시하기 위해 사용되는 표시를 단지 실현한다.
본 발명은 근래에 가장 통상적으로 사용되는 집적 회로 기술인 상보형 금속 산화물 반도체(CMOS) 기술에 관하여 기술할 것이다. 그러나, 본 발명은 디른 집적 회로 기술이 사용될 수도 있다. CMOS 는 일반적으로 N 채널 및 P 채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)가 상보형 방식으로 사용되는 임의의 집적 회로로 칭한다. CMOS 집적 회로는 연하게 도핑된 P 형 실리콘 기판 또는 연하게 도핑된 N 형 실리콘 기판으로 통상적으로 형성된다. 본 발명은 다른 기판 재료로 실행될 수도 있지만, 개시 재료로서 연하게 도핑된 P 형 실리콘을 사용하여 설명한다. 만일 다른 재료가 사용되면, 공지된 장치의 재료 및 구조에서는 대응하는 차이점이 존재할 수 있다.
집적 회로의 제조 공정은 사진 석판형 마스킹 단계 및 에칭 단계를 포함한다. 이 공정은 형성될 소자의 패턴을 포함한 사진 석판형 마스크를 생성하는 단계, 웨이퍼를 포토레지스트로 칭하는 감광 재료로 코팅하는 단계, 상기 포토레지스트의 부분을 연하게하거나 또는 경화시키기 위해(양의 포토레지스트 또는 음의 포토레지스트중 하나의 사용에 따라서) 상기 포토레지스트 코팅된 웨이퍼를 상기 마스크를 통해 자외선에 노출하는 단계, 상기 포토레지스트에 의해 보호되지 않는 물질의 나머지를 제거하기 위해 에칭하는 단계, 및 나머지 포토레지스트를 제거하는 단계를 포함한다. 여기서, 사진 석판형 마스킹 및 에칭 단계는 "패터닝 및 에칭" 으로 칭한다.
도 1 을 참조하면, 웨이퍼(10)는 얇은 게이트 절연층(14) 및 두꺼운 산화물 영역(16)을 형성하기 위해 산화되는 연하게 도핑된 P 형 단결정 실리콘 기판(12)을 포함한다. 불순물은 액세스 트랜지스터(20)용 N+ 도핑 소스/드레인 영역(18A,18B)을 형성하기 위해 기판(12)의 표면에 주입된다. 트랜지스터 게이트 전극(22)은 제 1 도핑 폴리실리콘층(24), 텅스텐 규화물층(26), 및 이 텅스텐 규화물층(26)의 상부상에 형성된 게이트 절연 보호층(28)을 포함한다. 절연 스페이서(30)는 트랜지스터 게이트 전극(22)의 일측면상에 형성된다. 게이트 절연 보호층(28)과 절연 스페이서(30)는 바람직하게 실리콘 이산화물로 구성된다. 다음에, 붕소-인-규산염 유리(BPSG)로 구성된 하부 절연층(36)이 증착되고, 필요한 경우 평탄화된다.
상술한 내용 및 후술하는 내용에 있어서, DRAM 제조의 몇몇 공지된 특징은 간소화 되어 있다. 예를들어, 일반적으로 도핑된 소스/드레인 영역의 구조는 도시한 것보다 더욱 복잡할 수 있다. 또한, 특정 재료, 구조, 및 공정은 그것을 충분히 이해할 수 있도록 본 발명의 예시를 위해서만 의도되었다. 다른 재료, 구조, 및 공정은 상술한 특정 재료, 구조, 및 공정으로 대체될 수 있다. 예를들어, 실리콘 질소화물은 절연 보호층(28) 및 스페이서(30)용 실리콘 이산화물 대신에 사용될 수 있다. 스핀-온 유리(SOG), 폴리아미드 절연체(PI), 화학 증착법(CVD) 산화물 또는 기타의 절연체가 하부 절연체(36)의 붕소-인-규산염 유리(BPSG)의 위치에 사용될 수 있다. 기타의 만족할만한 재료가 상술한 임의의 재료에 대해 대체될 수 있고, 또한 추가의 재료, 구조, 및 공정은 이들 기술한 내용에 부가될 수 있다.
도 2 를 참조하면, 하부 절연층(36)은 커패시터 접촉 통로(33) 및 비트선 접촉 통로(35)를 구성하기 위해 패터닝 및 에칭되고, 각각의 커패시터 접촉 통로(33) 및 비트선 접촉 통로(35)내의 소스/드레인 영역(18A,18B)에서 기판(12)을 노출시킨다. 이 에칭은 바람직하게 비등방성 반응 이온 에칭(RIE)이다. 커패시터 접촉 통로(33) 및 비트선 접촉 통로(35)는 커패시터 접촉 통로 플러그(39) 및 비트선 접촉 통로 플러그(41)를 형성하기 위해 도핑된 폴리실리콘으로 충전된다. 플러그(39,41)는 소스/드레인 영역(18A,18B)을 커패시터 저장 노드(42) 및 비트선 접촉부(34)(도 7 참조)에 각각 전기 접속되어 있다. 플러그(39,41)는 저장 폴리의 연속 증착용 평탄면을 제공하기 위해 평탄화된다. 도 14 에 도시한 바와같이 후술하는 본 발명의 또다른 실시예에서 커패시터 저장 노드(42) 및 비트선 접촉부(34)는 소스/드레인 영역과 직접 접촉하여 형성된다. 폴리 플러그(41)의 사용은 비트선 접촉 통로의 에스팩트비를 저감하고, 그에 대응하여 디프 비트선 접촉 통로 내측의 스페이서 에칭의 필요성을 제거한다.
도 3A 를 참조하면, 실리콘 질소화물 또는 다른 적합한 재료로 이루어진 에칭 정지층(43)은 사전에 형성된 구조물상에 증착된다. 두꺼운 절연층(45)은 에칭 정지층(43)상에 증착된다. 두꺼운 절연층(45)은 커패시터 컨테이너(56)를 명확히 한정하기 위해 에칭 정지층(43)을 통해 연속적인 하향 에칭에 의해 패터닝 및 에칭된다.
저장 폴리(40)는 도 3B 에 도시한 바와같이 증착된다. 저장 폴리(40)는 도핑된 폴리실리콘 또는 도핑된 거친 구조의 폴리실리콘으로 구성될 수 있다. 저장 폴리(40)는 커패시터 저장 노드(42)를 형성하기 위해 패터닝 및 에칭된다. 두꺼운 절연층(45)은 노출된 저장 폴리를 에칭하지 않도록 하기 위해 폴리로 선택되는 산화물 에칭에 의해 제거된다. 두꺼운 절연층(45)을 제거하기 위해 이 산화물 에칭은 도 3C 에 도시한 바와같이 저장 노드(42)의 외부면을 노출하여, 셀의 커패시턴스 영역을 충분히 증가시킨다. 또한, 여기서 저장 노드(42)는 커패시터 제 1 도체로 칭한다.
도 4 를 참조하면, 커패시터 유전체(44)가 도시되어 있다. 커패시터 유전체(44)는 실리콘 질소화물 또는 다른 적합한 재료로 이루어져 있다. 다음에 셀 폴리(46)가 증착되어 있다. 여기서, 셀 폴리(46)는 커패시터 제 2 도체라고 칭한다. 셀 폴리(46)는 도 4 의 좌측 및 우측부상에 도시한 바와같이 인접한 저장 노드(42)사이를 연결하도록 도 6B 에 예시된 바와같이 증착된다. 이러한 연결은 반드시 필요하지는 않지만, 그 연결이 보다 확고한 공정을 구성하기 때문에 바람직스럽다. 즉, 연결은 비트선 접촉 통로를 에칭하는 동안에 내부 노드 영역을 보호할 수 있고, 그에 대응하여 에칭의 한정이 용이하게 된다. 커패시터 절연층(48)은 셀 폴리(46)상에 증착된다. 커패시터 절연층(48)은 실리콘 이산화물로 바람직하게 구성되지만, 실리콘 질소화물 또는 다른 적합한 절연 재료로 이루어 질수도 있다.
도 5 를 참조하면, 커패시터 절연층(48)은 저장 노드(42)의 측면에 최소한 후부에서 습식 또는 건식 등방성 에칭을 사용하여 패터닝 및 에칭하고, 비트선 접촉 영역(49)에서 셀 폴리(46)를 노출시킴으로써, 저장 노드(42)의 상부 및 측면을 따라서 하드 마스크를 구성하게 된다. 도 5 에는 상기 에칭 이후에 포토레지스트 마스크(51)가 제거되기 이전의 커패시터 절연층(48)을 도시하고 있다. 커패시터 절연층(48)으로서 중요하지 않은 커패시터 절연층(48)의 에칭 타이밍은 저장 노드(42)의 측면이 다소 상승하고 후부가 에칭되더라도 후술하는 셀 폴리 에칭에 대해 유효한 하드 마스크로서 동작할 수 있다.
도 6A 를 참조하면, 하드 마스크로서 커패시터 절연층(48)을 사용하여 셀 폴리(46)가 에칭되고, 이 에칭은 커패시터 유전체(44)를 통하여 하부로 연속적으로 실행되며 에칭 정지층(43)상에서 정지한다. 도 6B 는 셀 폴리 에칭 이후에 장치 구조를 예시하는 단면도이다. 이 셀 폴리 에칭은 바람직하게 비등방성이지만, 정기적으로 등방성 에칭이 사용될 수도 있다. 셀 폴리 에칭용 하드 마스크로서 커패시터 절연층(48)의 사용은 비트선 접촉 영역(49)을 커패시터 유전체층(44)의 수직부를 피복함이 없이 저장 노드(42)의 에지에 대해 폴리의 제거가 가능하게 된다. 본 발명의 특징은 비트선 접촉 영역(49)을 크게 유지하는 것이 가능하고, 디프 접촉 통로의 내측에 스페이서 에칭의 필요성을 제거한다. 비트선 접촉부를 형성하는 동안에 보다 큰 비트선 접촉 영역은 오정열 허용 범위가 더욱 크게하는 것이 가능하게된다.
도 7 을 참조하면, BPSG 또는 다른 적합한 절연재의 두꺼운 상부 절연층(50)은 사전에 형성된 구조의 노출된 상부 표면상에 형성된다. 상부 절연층(50)은 에칭에 앞서 CMP 또는 다른 적합한 공정을 사용하여 평탄화될 수 있다. 상부 절연층(50)은 비트선 접촉부(34)에 대한 개방부를 형성하기 위해 평탄화 및 에칭된다. 비트선 접촉부(34) 및 비트선(54)은 공지된 금속 증착 기술을 사용하여 형성된다.
상술한 여러 층 및 소자의 특정 치수는 폭넓게 변화될 수 있다. 다음은 바람직한 실시예에서의 소자의 공칭 크기 및 각각의 중요한 치수의 근사 범위를 나타내는데, 즉 약 1.6μm2의 셀 공간 이격을 사용하는 64 Mb DRAM 을 가정하면, 필드 산화물 영역(16)은 약 4000 옹스트롱 두께이고, 얇은 게이트 절연층(14)은 약 125 옹스트롱 두께이며, 하부 절연층(36) 및 폴리 플러그(39,41)는 약 3000 옹스트롱 폭이고, 저장 노드(42) 및 셀 폴리(46)는 약 1000 옹스트롱 두께이며, 커패시터 유전체층(44)은 약 80 옹스트롱 두께이고, 커패시터 절연층(48)은 약 100-2000 옹스트롱 두께(소망의 브리징의 레벨에 좌우되어)이며, 상부 절연층(50)은 약 4000 옹스트롱 두께의 상기 셀 폴리(46)이고, 트랜지스터 게이트 전극(22)은 약 0.4 μm 의 폭이며, 절연 스페이서(30)는 약 0.2 μm 의 폭이고, 비트선 접촉부(34)는 약 0.4 μm 의 폭이다.
본 발명의 또다른 실시예는 도 8 - 도 14 를 참조하여 이하에서 기술할 것이다. 이 실시예에서, 커패시터 저장 노드(42) 및 비트선 접촉부(34)는 소스/드레인 영역(18A,18B)과 직접 접촉하여 형성된다. 각종 소자에 대한 참조 번호는 바람직한 실시예의 기술에 있어서 편리성을 위하여 동일하게 사용된다. 도 8-도 14 에 도시하는 소자를 형성하기 위해 사용되는 재료 및 공정은 상술한 바람직한 실시예에 사용되는 것과 실질적으로 동일하다.
도 8 을 참조하면, 기판(12)은 얇은 절연층(14) 및 두꺼운 필드 산화물 영역(16)을 형성하기 위해 산화된다. 불순물은 액세스 트랜지스터(20)용 소스 및 드레인 영역으로 동작하는 소스/드레인 영역(18A,18B)을 형성하기 위해 기판(12)의 표면에서 주입된다. 트랜지스터 케이트 전극(22)은 제 1 폴리실리콘층(24), 텅스텐 규화물층(26), 및 게이트 절연 보호층(28)을 포함한다. 절연 스페이서(30)는 트랜지스터 게이트 전극(22)의 어느 한측면상에 형성된다. 다음에 하부 절연층(36)이 증착되고, 필요한 경우 평탄화된다.
도 9 를 참조하면, 하부 절연층(36)은 하부 절연층(36)에서 커패시터 컨테이너(56)을 명확히 한정하고 소스/드레인 영역(18A,18B)에서 기판(12)을 노출시키기 위해 패터닝 및 에칭된다.
도 10 을 참조하면, 저장 폴리(40)가 증착된다. 저장 폴리(40)는 도핑된 폴리실리콘 또는 도핑된 거친 구조의 폴리실리콘이 될 수 있다. 저장 폴리(40)는 커패시터 저장 노드(42)를 형성하기 위해 패터닝 및 에칭된다. 이 저장 폴리 에칭은 노출된 저장 폴리를 에칭하지 않기 위하여 폴리실리콘으로 선택되는 하부 절연층(36)의 부분적 산화물 에칭이 잇따라 일어날 수 있다. 이 산화물 에칭은 도 11 에 도시한 바와같이 저장 노드(42)의 다수의 외부면에 노출되고, 셀의 커패시턴스 영역을 크게 증가시킨다.
도 12 를 참조하면, 커패시터 유전체층(44)은 저장 노드(42) 및 하부 절연층(36)상에 증착된다. 다음에, 셀 폴리(46)는 커패시터 유전체층(44)상에 증착된다. 커패시터 절연층(48)은 셀 폴리(46)상에 증착된다. 도 13 을 참조하면, 커패시터 절연층(48)은 비트선 접촉 영역(49)에서 셀 폴리(46)를 노출시키기 위해 저장 노드(42)의 측면에 대해 적어도 후부에서 패터닝 및 에칭됨으로써, 저장 노드(42)의 상부 및 측면을 따라서 하드 마스크를 구성한다.
도 14 를 참조하면, 하드 마스크로서 커패시터 절연층(48)을 사용하여 셀 폴리(46)가 에칭되고, 이 에칭은 커패시터 유전층(44)을 통하여 하부로 연속해서 실행되고 하부 절연층(36)상에서 정지한다. BPSG 의 두꺼운 상부 절연층(50)은 사전에 형성된 구조의 노출된 상부 표면상에 형성된다. 다음에, 상부 절연층(50)은 비트선 접촉부(34)용 개구부를 형성하기 위해 패터닝 및 에칭된다. 비트선 접촉부(34) 및 비트선(54)은 공지된 금속 증착 기법을 사용하여 형성된다.
본 발명의 실시예에 따르면, 더욱 소형이고 한층 양호한 실행이 가능한 DRAM 을 제조하기 위해 사용될 수 있는 신규의 간소화된 집적 회로 및 제조 공정을 얻을 수 있다. 도면에 도시하고 본 명세서에서 개시된 특정 실시예는 단지 예시를 위한 것이고, 첨부한 특허청구의 범위에 개시된 것으로 본 발명을 한정하는 것은 아니다. 당업자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변경 및 수정이 가능함을 이해할 수 있을 것이다. 몇몇 예로서 개시된 처리 단계들은 상이한 순서로 실행될 수 있고, 동일한 구조 및 공정은 개시된 여러가지 구조 및 공정으로 대체될 수 있다. 또한, 여러가지의 상이한 치수 및 재료가 사용될 수 있다.
Claims (18)
- 집적 회로 장치의 제조 방법에 있어서,(a) 각각 수직 측벽을 갖는 제 1 및 제 2 구조물을 형성하는 단계와;(b) 상기 수직 측벽을 따라서 그 측벽들 사이에서 연장하는 제 1 물질층을 형성하는 단계와;(c) 상기 제 1 물질층을 따라서 마스크층을 형성하는 단계를 포함하는데, 상기 마스크층은 상기 수직 측벽들 사이의 수평 영역과, 상기 수직 측벽을 따라 수직 영역을 가지며;(d) 상기 마스크층의 수평 영역을 제거하기 위해, 상기 수직 측벽들 사이의 상기 제 1 층의 부분은 노출시키고 상기 마스크층의 각 수직 영역의 적어도 일부분은 잔류하도록 상기 마스크층을 패터닝 및 에칭하는 단계와;(e) 상기 잔류 마스크층을 에칭 마스크로서 사용하여 상기 제 1 층의 노출된 부분을 에칭하는 단계를 포함하는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 층은 상기 마스크층에 대하여 우선적으로 에칭가능한 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 층은 전기 전도성 물질로 이루어지고, 상기 마스크층은 전기 절연 물질로 이루어진 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 집적 회로 장치의 제조 방법에 있어서,(a) 반도체 웨이퍼상에 커패시터를 형성하는 단계를 포함하는데, 상기 커패시터는 수직 제 1 도체와, 상기 제 1 도체상에 유전체층과, 상기 유전체층상에 제 2 도체를 구비하고, 상기 제 2 도체는 상기 제 1 도체와 평행한 수직부를 가지며;(b) 상기 제 2 도체상에 커패시터 절연층을 형성하는 단계와;(c) 비트선 접촉부에서 제 2 도체의 부분을 노출시키기 위해 상기 커패시터 절연층을 패터닝 및 에칭하는 단계와;(d) 상기 커패시터 절연층을 마스크로서 사용하여 상기 제 2 도전층의 노출된 부분을 에칭하는 단계를 포함하는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 4 항에 있어서, 상기 커패시터 절연층은 상기 제 2 도체의 수직부의 후부를 에칭하는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 4 항에 있어서, 상기 커패시터 절연층은 실리콘 이산화물로 이루어진 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 4 항에 있어서, 상기 커패시터 절연층은 실리콘 질소화물로 이루어진 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 4 항에 있어서, 상기 커패시터 절연층은 등방성 에칭을 사용하여 에칭되는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 집적 회로 장치의 제조 방법에 있어서,(a) 기판상에 게이트 절연층과 그 게이트 절연층상에 게이트 전극을 각각 구비하는 복수의 트랜지스터를 반도체 웨이퍼상에 형성하는 단계와;(b) 적어도 하나의 게이트 전극의 측면에 인접한 기판상에 제 1 및 제 2 소스/드레인 영역을 형성하는 단계와;(c) 상기 기판상에 하부 절연층을 형성하는 단계와;(d) 하부 절연층내에 커패시터 컨테이너를 한정하고 상기 커패시터 컨테이너의 내측에 제 1 소스/드레인 영역의 부분을 노출하도록 하부 절연층을 패터닝 및 에칭하는 단계와;(e) 제 1 도체의 부분이 상기 제 1 소스/드레인 영역을 접촉하도록 상기 커패시터 컨테이너에 수직 제 1 도체를 형성하는 단계와;(f) 상기 제 1 도체상에 유전체층을 형성하는 단계와;(g) 상기 유전체층상에 제 2 도체를 형성하는 단계를 포함하는데, 상기 제 2 도체는 상기 제 1 도체와 평행한 수직부를 가지며;(h) 상기 제 2 도체상에 커패시터 절연층을 형성하는 단계와;(i) 비트선 접촉부의 위치에서 제 2 도체의 부분을 노출시키기 위해 상기 커패시터 절연층을 패터닝 및 에칭하는 단계를 포함하는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 9 항에 있어서, 상기 커패시터 절연층은 상기 제 2 도체의 수직부의 후부를 에칭하는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 9 항에 있어서, 상기 커패시터 절연층을 마스크로서 사용하여 상기 제 2 도체의 노출된 부분을 에칭하는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 9 항에 있어서,(a) 상기 커패시터 절연층상에 상부 절연층을 형성하는 단계와;(b) 상기 상부 절연층을 패터닝 및 에칭하고, 상기 제 2 소스/드레인 영역의 부분을 노출시키기 위해 하부를 연속해서 에칭하는 단계와;(c) 상기 소스/드레인 영역의 노출된 부분을 접촉하는 비트선 접촉부를 형성하는 단계를 추가로 포함하고, 상기 비트선 접촉부는 상기 제 2 도체의 수직부와 평행하게 정열되는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 집적 회로 장치의 제조 방법에 있어서,(a) 게이트 절연층과 그 게이트 절연층상에 게이트 전극을 각각 구비하는 복수의 트랜지스터를 반도체 웨이퍼상에 형성하는 단계와;(b) 적어도 하나의 게이트 전극의 측면에 인접한 기판상에 복수의 소스/드레인 영역을 형성하는 단계와;(c) 상기 기판상에 하부 절연층을 형성하는 단계와;(d) 상기 소스/드레인 영역중 한 영역상에 비트선 접촉 통로를 한정하고 상기 비트선 접촉 통로의 내측에 상기 소스/드레인 영역을 노출하도록 하부 절연층을 패터닝 및 에칭하는 단계와;(e) 상기 노출된 소스/드레인 영역을 접촉하는 비트선 접촉 통로 플러그를 형성하기 위해 상기 비트선 접촉 통로에 전기 전도성 물질을 증착하는 단계와;(f) 상기 하부 절연층상에 수직 제 1 도체를 형성하는 단계와;(g) 상기 제 1 도체상에 유전체층을 형성하는 단계와;(h) 상기 유전체층상에 제 2 도체를 형성하는 단계를 포함하는데, 상기 제 2 도체는 상기 제 1 도체와 평행한 수직부를 가지며;(i) 상기 제 2 도체상에 커패시터 절연층을 형성하는 단계와;(j) 상기 비트선 접촉 통로상에 제 2 도체의 부분을 노출시키기 위해 상기 커패시터 절연층을 패터닝 및 에칭하는 단계를 포함하는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 13 항에 있어서, 상기 커패시터 절연층은 상기 제 2 도체의 수직부의 후부를 에칭하는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 13 항에 있어서, 상기 커패시터 절연층을 마스크로서 사용하여 상기 제 2 도체의 노출된 부분을 에칭하는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 13 항에 있어서,(a) 상기 커패시터 절연층상에 상부 절연층을 형성하는 단계와;(b) 상기 상부 절연층을 패터닝 및 에칭하고, 상기 비트선 접촉 통로 플러그의 부분을 노출시키기 위해 하부를 연속해서 에칭하는 단계와;(c) 상기 비트선 접촉 통로 플러그의 노출된 부분을 접촉하는 비트선 접촉부를 형성하는 단계를 추가로 포함하고, 상기 비트선 접촉부는 상기 제 2 도체의 수직부와 평행하게 정열되는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 집적 회로 장치의 제조 방법에 있어서,(a) 반도체 웨이퍼상에 복수의 커패시터를 형성하는 단계를 포함하는데, 각각의 상기 커패시터는 수직 제 1 도체와, 상기 제 1 도체상에 유전체층과, 상기 유전체층상에 제 2 도체를 구비하고, 상기 제 2 도체는 상기 제 1 도체와 평행한 수직부와, 인접한 커패시터 사이를 연결하는 수평부를 가지며;(b) 상기 제 2 도체상에 커패시터 절연층을 형성하는 단계와;(c) 비트선 접촉부의 위치에서 제 2 도체의 부분을 노출시키기 위해 상기 커패시터 절연층을 패터닝 및 에칭하는 단계와;(d) 상기 커패시터 절연층을 마스크로서 사용하여 상기 제 2 도전층의 노출된 부분을 에칭하는 단계를 포함하는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
- 제 17 항에 있어서, 상기 커패시터 절연층은 상기 제 2 도체의 수직부의 후부를 에칭하는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
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Families Citing this family (61)
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| JP3532325B2 (ja) * | 1995-07-21 | 2004-05-31 | 株式会社東芝 | 半導体記憶装置 |
| US5776815A (en) * | 1995-09-01 | 1998-07-07 | Micron Technology, Inc. | Method for forming a contact intermediate two adjacent electrical components |
| US5866453A (en) * | 1995-09-14 | 1999-02-02 | Micron Technology, Inc. | Etch process for aligning a capacitor structure and an adjacent contact corridor |
| KR0170308B1 (ko) * | 1995-12-05 | 1999-02-01 | 김광호 | 강유전체 캐패시터의 제조방법 |
| US6066555A (en) * | 1995-12-22 | 2000-05-23 | Cypress Semiconductor Corporation | Method for eliminating lateral spacer erosion on enclosed contact topographies during RF sputter cleaning |
| KR0179798B1 (ko) * | 1995-12-29 | 1999-03-20 | 문정환 | 디램 셀 캐패시터 제조방법 |
| JP2795252B2 (ja) * | 1996-02-29 | 1998-09-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5950106A (en) * | 1996-05-14 | 1999-09-07 | Advanced Micro Devices, Inc. | Method of patterning a metal substrate using spin-on glass as a hard mask |
| US6027970A (en) | 1996-05-17 | 2000-02-22 | Micron Technology, Inc. | Method of increasing capacitance of memory cells incorporating hemispherical grained silicon |
| US5886410A (en) * | 1996-06-26 | 1999-03-23 | Intel Corporation | Interconnect structure with hard mask and low dielectric constant materials |
| US5849624A (en) * | 1996-07-30 | 1998-12-15 | Mircon Technology, Inc. | Method of fabricating a bottom electrode with rounded corners for an integrated memory cell capacitor |
| TW311256B (en) * | 1996-09-21 | 1997-07-21 | Nanya Technology Co Ltd | Manufacturing method of dynamic random access memory |
| US5770510A (en) * | 1996-12-09 | 1998-06-23 | Vanguard International Semiconductor Corporation | Method for manufacturing a capacitor using non-conformal dielectric |
| US5872048A (en) * | 1997-02-28 | 1999-02-16 | Micron Technology, Inc. | Processing methods of forming an electrically conductive plug to a node location |
| US6309975B1 (en) * | 1997-03-14 | 2001-10-30 | Micron Technology, Inc. | Methods of making implanted structures |
| JPH10335600A (ja) * | 1997-06-05 | 1998-12-18 | Nec Corp | 半導体装置の製造方法 |
| US5970340A (en) * | 1997-06-24 | 1999-10-19 | Micron Technology, Inc. | Method for making semiconductor device incorporating an electrical contact to an internal conductive layer |
| US6043119A (en) * | 1997-08-04 | 2000-03-28 | Micron Technology, Inc. | Method of making a capacitor |
| US6027860A (en) * | 1997-08-13 | 2000-02-22 | Micron Technology, Inc. | Method for forming a structure using redeposition of etchable layer |
| US6080672A (en) | 1997-08-20 | 2000-06-27 | Micron Technology, Inc. | Self-aligned contact formation for semiconductor devices |
| US6380026B2 (en) * | 1997-08-22 | 2002-04-30 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
| US5966600A (en) * | 1997-11-21 | 1999-10-12 | United Semiconductor Corp. | DRAM process with a multilayer stack structure |
| US6911371B2 (en) | 1997-12-19 | 2005-06-28 | Micron Technology, Inc. | Capacitor forming methods with barrier layers to threshold voltage shift inducing material |
| US6165833A (en) * | 1997-12-19 | 2000-12-26 | Micron Technology, Inc. | Semiconductor processing method of forming a capacitor |
| KR100278654B1 (ko) * | 1998-03-12 | 2001-02-01 | 윤종용 | 디램소자의셀커패시터형성방법 |
| US6025624A (en) | 1998-06-19 | 2000-02-15 | Micron Technology, Inc. | Shared length cell for improved capacitance |
| US6066552A (en) | 1998-08-25 | 2000-05-23 | Micron Technology, Inc. | Method and structure for improved alignment tolerance in multiple, singularized plugs |
| US6348411B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method of making a contact structure |
| US6136716A (en) * | 1998-11-09 | 2000-10-24 | Worldwide Semiconductor Manufacturing Corporation | Method for manufacturing a self-aligned stacked storage node DRAM cell |
| SG79292A1 (en) | 1998-12-11 | 2001-03-20 | Hitachi Ltd | Semiconductor integrated circuit and its manufacturing method |
| US6221713B1 (en) | 1999-03-05 | 2001-04-24 | Taiwan Semiconductor Manufacturing Company | Approach for self-aligned contact and pedestal |
| KR100287187B1 (ko) * | 1999-03-30 | 2001-04-16 | 윤종용 | 반도체소자의 커패시터 및 그 제조방법 |
| US6140178A (en) * | 1999-04-06 | 2000-10-31 | Vanguard International Semiconductor Corporation | Method to manufacture a capacitor with crown-shape using edge contact exposure |
| US6344389B1 (en) | 1999-04-19 | 2002-02-05 | International Business Machines Corporation | Self-aligned damascene interconnect |
| US6329264B1 (en) * | 1999-04-22 | 2001-12-11 | Tsmc-Acer Semiconductor Manufacturing Inc. | Method for forming a ragged polysilcon crown-shaped capacitor for a memory cell |
| TW403992B (en) * | 1999-05-06 | 2000-09-01 | Worldwide Semiconductor Mfg | Manufacturing method of a capacitor |
| US6365453B1 (en) | 1999-06-16 | 2002-04-02 | Micron Technology, Inc. | Method and structure for reducing contact aspect ratios |
| KR20010004798A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 커패시터의 전하저장전극 형성방법 |
| US6458649B1 (en) * | 1999-07-22 | 2002-10-01 | Micron Technology, Inc. | Methods of forming capacitor-over-bit line memory cells |
| US6589876B1 (en) * | 1999-07-22 | 2003-07-08 | Micron Technology, Inc. | Methods of forming conductive capacitor plugs, methods of forming capacitor contact openings, and methods of forming memory arrays |
| KR100593130B1 (ko) * | 1999-08-17 | 2006-06-26 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| US6228706B1 (en) | 1999-08-26 | 2001-05-08 | International Business Machines Corporation | Vertical DRAM cell with TFT over trench capacitor |
| US6440850B1 (en) | 1999-08-27 | 2002-08-27 | Micron Technology, Inc. | Structure for an electrical contact to a thin film in a semiconductor structure and method for making the same |
| US6159818A (en) * | 1999-09-02 | 2000-12-12 | Micron Technology, Inc. | Method of forming a container capacitor structure |
| JP4667551B2 (ja) * | 1999-10-19 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6507064B1 (en) | 2000-05-10 | 2003-01-14 | Micron Technology, Inc. | Double sided container capacitor for DRAM cell array and method of forming same |
| FR2819633B1 (fr) | 2001-01-18 | 2003-05-30 | St Microelectronics Sa | Procede d'integration d'une memoire dram |
| US6627493B2 (en) * | 2001-03-28 | 2003-09-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned method for fabricating a capacitor under bit-line (cub) dynamic random access memory (DRAM) cell structure |
| US6441483B1 (en) * | 2001-03-30 | 2002-08-27 | Micron Technology, Inc. | Die stacking scheme |
| US6686235B2 (en) | 2001-04-12 | 2004-02-03 | Micron Technology, Inc. | Buried digit spacer-separated capacitor array |
| US20030009599A1 (en) * | 2001-05-04 | 2003-01-09 | Appian Communications, Inc. | Protecting ring network data |
| US20030042614A1 (en) * | 2001-08-30 | 2003-03-06 | Ammar Deraa | Metal silicide adhesion layer for contact structures |
| US6858904B2 (en) * | 2001-08-30 | 2005-02-22 | Micron Technology, Inc. | High aspect ratio contact structure with reduced silicon consumption |
| KR100735015B1 (ko) * | 2002-10-16 | 2007-07-03 | 삼성전자주식회사 | 셀프얼라인된 스토리지 노드를 구비한 반도체 장치의제조방법 |
| US7375033B2 (en) * | 2003-11-14 | 2008-05-20 | Micron Technology, Inc. | Multi-layer interconnect with isolation layer |
| KR100568862B1 (ko) * | 2004-01-12 | 2006-04-10 | 삼성전자주식회사 | 반도체 소자의 콘택 형성방법 |
| US7778812B2 (en) * | 2005-01-07 | 2010-08-17 | Micron Technology, Inc. | Selecting data to verify in hardware device model simulation test generation |
| US7549549B1 (en) | 2005-10-31 | 2009-06-23 | Bridgeport Fittings, Inc. | Universal low voltage box bracket |
| US8980756B2 (en) * | 2007-07-30 | 2015-03-17 | Micron Technology, Inc. | Methods for device fabrication using pitch reduction |
| US9553096B2 (en) * | 2013-11-22 | 2017-01-24 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement with capacitor |
| CN109427786B (zh) * | 2017-08-21 | 2021-08-17 | 联华电子股份有限公司 | 半导体存储装置及其制作工艺 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275972A (en) * | 1990-02-19 | 1994-01-04 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window |
| US5219793A (en) * | 1991-06-03 | 1993-06-15 | Motorola Inc. | Method for forming pitch independent contacts and a semiconductor device having the same |
| US5270241A (en) * | 1992-03-13 | 1993-12-14 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
| US5292677A (en) * | 1992-09-18 | 1994-03-08 | Micron Technology, Inc. | Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts |
| JP2953220B2 (ja) * | 1992-10-30 | 1999-09-27 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-11-08 US US08/336,426 patent/US5488011A/en not_active Expired - Lifetime
-
1995
- 1995-11-07 KR KR1019970703066A patent/KR100245779B1/ko not_active IP Right Cessation
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