JP2953220B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2953220B2
JP2953220B2 JP4292831A JP29283192A JP2953220B2 JP 2953220 B2 JP2953220 B2 JP 2953220B2 JP 4292831 A JP4292831 A JP 4292831A JP 29283192 A JP29283192 A JP 29283192A JP 2953220 B2 JP2953220 B2 JP 2953220B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ＤＲＡＭのスタックト・キャパシタなど
に利用される筒状電極の形成方法に関する。
【０００２】
【従来の技術】従来、多結晶シリコンなどで筒状電極を
形成する場合、酸化シリコン膜などからなる断面台形状
支持体を多結晶シリコン膜などで被覆したのち異方性エ
ッチングによりエッチングすることにより形成してい
た。このような技術について、例えば、１９９１シンポ
ジウム・オン・ＶＬＳＩ・テクノロジー，テクニカル・
ダイジェスト（１９９１ ＳＹＭＰＯＳＩＵＭ ＯＮ
ＶＬＳＩ ＴＥＣＮＯＬＯＧＹ，Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ）誌の第１１頁に記載された内容に準して
説明すると、まず、図１３（ａ）に示すように半導体チ
ップの所定の層間絶縁膜８に窒化シリコン膜９を堆積
し、コンタクトホールＣを形成後多結晶シリコン膜およ
び酸化シリコン膜を順次に堆積した後、断面台形状にパ
ターニングして底部電極１０ａおよび台形状酸化シリコ
ン膜１１ａからなる断面台形状支持体を形成し、次に多
結晶シリコン膜１３を被着し、次に異方性エッチングを
行い多結晶シリコン膜１３を垂直方向に所定厚さ除去し
て図１３（ｂ）に示すように筒状電極１３ａを形成す
る。次に図１３（ｃ）に示すように、断面台形状酸化シ
リコン膜１１ａを除去する。スタックト・キャパシタ
は、図１２（ｄ）に示すように、キャパシタ絶縁膜１５
を（酸化シリコン膜、窒化シリコン膜またはそれらの複
合膜など）を形成し、多結晶シリコン膜１６などからな
る上部電極を形成する。
【０００３】
【発明が解決しようとする課題】この従来の筒状電極の
形成方法では多結晶シリコン膜の異方性エッチング時
に、下地の断面台形状支持体の側面部でもエッチングが
ある程度進行するので筒状電極が薄くなって機械的強度
が弱くなったり最悪の場合は全く形成できなくなるとい
う問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体チップの表面に少なくとも側面の主要
部が絶縁性の断面台形状支持体を形成する第１の工程
と、前記断面台形状支持体を含む前記半導体チップの表
面に第１の導電膜または第１の半導体膜、および第１の
絶縁膜を順次堆積し前記第１の絶縁膜の異方性エッチン
グを行なって前記断面台形状支持体の側面を前記第１の
導電膜または第１の半導体膜を介して被覆する第１のス
ペーサを形成する第２の工程と、前記第１のスペーサを
マスクとして前記第１の導電膜または第１の半導体膜を
エッチングし第１の筒状電極を形成する第３の工程と、
前記第１のスペーサおよび前記断面台形状支持体を除去
する第４の工程と、前記第１の筒状電極を含む前記半導
体チップ全面に第２の絶縁膜を堆積し異方性エッチング
し第２のスペーサを前記第１の筒状電極の両側面に形成
する第５の工程と、前記第２のスペーサを含む前記半導
体チップ全面に第２の導電膜または第２の半導体膜、お
よび第３の絶縁膜を順次堆積する第６の工程と、前記第
３の絶縁膜を異方性エッチングし第３のスペーサを前記
第２の導電膜または第２の半導体膜側面に形成する第７
の工程と、前記第２および第３のスペーサをマスクとし
て前記第２の導電膜または第２の半導体膜をエッチング
し第２の筒状電極を形成する第８の工程とを含むことを
特徴とする。
【０００５】この場合、前記半導体チップの表面に他の
導電膜または半導体膜および他の絶縁膜を順次に被着し
て前記他の絶縁膜をパターニングして断面台形状支持体
を形成してもよいし、前記半導体チップの表面に他の導
電膜または半導体膜および他の絶縁膜を順次に被着し前
記他の絶縁膜をパターニングし、前記パターニングされ
た他の絶縁膜をマスクとして前記他の導電膜または半導
体膜をパターニングして台形状支持体を形成してもよ
い。
【０００６】
【０００７】本発明では、前記第５の工程から第８の工
程をｎ回繰り返し行なうことによって（２ｎ＋１）重の
筒状電極を形成することができる。
【０００８】
【作用】筒状電極形成の異方性エッチング時に導電膜の
側面はスペーサで覆われているので筒状電極の厚さが減
少することが防止される。
【０００９】
【実施例】次に、図１ないし図４を参照して本発明の第
１の参考例について説明する。本参考例はビット線の上
方にスタックト・キャパシタを有するＤＲＡＭの製造例
である。
【００１０】まず、平面図（図１（ａ））および図１
（ａ）のＡ−Ａ線断面図（図７（ｂ））に示すように、
Ｐ型シリコン基板１０１の表面に選択酸化法により素子
分離酸化膜１０２を４００ナノメータ厚で形成し、能動
領域を区画する。次に、能動領域の表面にゲート酸化膜
１０３を形成し、ワード線１０４を多結晶シリコン膜
（３００ナノメータ厚）を用いて形成し、次に、イオン
注入によりｎ+ 型拡散層１０５を形成する。次に、酸化
シリコンを主成分とする層間絶縁膜１０６を形成し、コ
ンタクトホールＣ１を開口し、多結晶シリコン膜及びタ
ングステンシリサイド膜から成るポリサイド構造のビッ
ト線１０７を形成する。次に酸化シリコンを主成分とす
る層間絶縁膜１０８を形成し、その上に厚さ１００ナノ
メータの窒化シリコン膜１０９を形成し、次に、ｎ+ 型
拡散層１０５に達するコンタクトホールＣ２を開口す
る。次に、図２に示すように、下地の多結晶シリコン膜
１１０を厚さ１００ナノメータ形成し、次に下地の酸化
シリコン膜１１１を厚さ７００ナノメータ形成する。こ
の後、ノード電極（キャパシタの下部電極）を形成する
ため、フォトリソグラフィー技術により図３に示すよう
に平面形状が６角形のフォトレジスト膜１１２を０．５
μｍ間隔で形成する。なお、ＤＲＡＭセルのサイズは、
１．２５μｍ×２．５μｍでありワード線およびビット
線の幅は０．５μｍ、間隔は、１．０μｍである。次
に、フォトレジスト膜１１２をマスクとして酸化シリコ
ン膜１１１をエッチングして断面台形状支持体１１１ａ
を形成する。次に、図４（ａ）に示すように、フォトレ
ジスト膜１１２を除去した後、多結晶シリコン膜１１３
を厚さ１００ナノメータ（下地の酸化シリコン膜１１１
より薄くする）形成し、次に酸化シリコン膜を厚さ１０
０ナノメータ形成し、例えばＣＦ4 ガスによる異方性エ
ッチングを行い多結晶シリコン膜を介して断面台形状支
持体１１１ａの側面に被着されたスペーサ１１４ａとし
て残す。次に、スペーサ１１４ａを保護膜として多結晶
シリコン膜１１３および１１０の不要部分を除去し（酸
化シリコンに対して選択性のあるエッチング手段、例え
ばＨＢｒによるプラズマエッチングを用いる。）筒状電
極１１３ａおよび底部電極１１０ａを形成する。
【００１１】次に、図４（ｃ）に示すように、断面台形
状支持体１１１ａおよびスペーサ１１４ａを弗化水素を
含むエッチング溶液によって除去し、リンをイオン注入
により５×１０15ｃｍ-2注入し、多結晶シリコ膜をｎ+
化して下部電極の形成が完了する。次に、図４（ｄ）に
示すように、キャパシタ絶縁膜１１５を形成し、さらに
その上に多結晶シリコン膜などを堆積して上部電極（セ
ルプレート）１１６を形成し、スタックト・キャパシタ
型のＤＲＡＭセルが得られる。本参考例のメモリセルで
は、キャパシタ絶縁膜厚が酸化膜換算で６ナノメータの
水準で６０ｆＦ／セルを得ることができる。
【００１２】次に、本発明の第２の参考例について説明
する。
【００１３】第１の参考例の工程とフォトレジスト膜
（図３の１１２）を形成するところまでは同じである。
次に、フォトレジスト膜１１２をマスクとして下地の酸
化シリコン膜１１１および下地の多結晶シリコン膜１１
０をエッチングすることにより、図５（ａ）に示すよう
に、底部電極２１０ａと酸化シリコン膜２１１ａとから
なる断面台形状支持体を形成する。次に、フォトレジス
ト膜１１２を除去したのち、厚さ１００ナノメータの多
結晶シリコン膜２１３および厚さ１００ナノメータの酸
化シリコン膜２１４を形成する。次にＣＦ4 ガスによる
異方性エッチングを行ない、図５（ｂ）に示すようにス
ペーサ２１４ａを形成する。次に、スペーサ２１４ａを
保護膜として多結晶シリコン膜２１３のエッチングを行
ない、図５（ｃ）に示すように筒状電極２１３ａを形成
する。次に、スペーサ２１４ａおよび断面台形状支持体
の主要部をなす酸化シリコン膜２１１ａを除去し、リン
のイオン注入を行なうことにより、図６（ａ）に示すよ
うに、底部電極２１０ａとその側面で連結する筒状電極
２１３ａとからなる下部電極が形成される。次に、図６
（ｂ）に示すように、容量絶縁膜２１５、上部電極２１
６を形成する。筒状電極２１３ａは第１の参考例の１１
３ａより高さが大きくでき、それだけ容量値が大きくで
きる。
【００１４】次に、本発明の第３の参考例について説明
する。
【００１５】本参考例は筒状電極を２重に形成するもの
である。
【００１６】第１の参考例と同様にして、図７（ａ）に
示すように、酸化シリコン膜からなる断面台形状支持体
３１１ａを形成する。ただし、３１１ａの平面形状（６
角形）は１１１ａの６角形より小さく、その各辺は１１
１ａの各辺からそれぞれ２００ナノメータ内側にくる寸
法にした。第１の実施例と同様にして、厚さ１００ナノ
メータの多結晶シリコン膜３１３を形成し、厚さ１００
ナノメータの酸化シリコン膜からなるスペーサ３１４ａ
を形成する。次に、多結晶シリコン膜３１３のエッチン
グを行なうことなく、厚さ１００ナノメータの多結晶シ
リコ膜３１７、厚さ１００ナノメータの酸化シリコ膜３
１８を順次に堆積する。
【００１７】次に、異方性エッチングにより、図７
（ｂ）に示すように、スペーサ３１８ａを形成する。
【００１８】次に、ＨＢｒを用いたプラズマエッチング
などにより多結晶シリコン膜３１７，３１３，１１０を
選択的に除去し、図８（ａ）に示すように、底部電極３
１０ａ，筒状電極３１３ａ，３１７ａを形成し、弗酸系
のエッチング液により、酸化シリコン膜（３１１ａ，３
１４ａ，３１８ａ）を除去し、リンのイオン注入を行な
い、図８（ｂ）に示すように、キャパシタ絶縁膜３１
５、上部電極３１６を形成する。このようにして２重筒
状スタックト・キャパシタを得ることができる。
【００１９】一般的化すると、断面台形状支持体の形成
後に、多結晶シリコン膜の形成、スペーサの形成の工程
の組をｎ回繰り返した後に、多結晶シリコン膜の選択的
除去を行なうことにより、ｎ重筒状電極および底部電極
を形成することができる。
【００２０】次に本発明の第４の参考例について説明す
る。
【００２１】図９（ａ）を参照すると、底部電極４１０
ａ，筒状電極４１３ａを形成するまでは第２の参考例と
同様である。ただし断面台形状の酸化シリコン膜４１１
ａは第３の参考例と同様に小さく形成する。次に、厚さ
１００ナノメータの多結晶シリコン膜４１７、厚さ１０
０ナノメータの酸化シリコン膜４１８を順次に形成す
る。
【００２２】次に、酸化シリコン膜４１８の異方性エッ
チングを行ない図９（ｂ）に示すようにスペーサ４１８
ａを形成する。続いて多結晶シリコン膜４１７のエッチ
ングを行ない、図９（ｃ）に示すように筒状電極４１７
ａ（筒状電極４１３ａと接続されている）を形成し、リ
ンのイオン注入を行ない下部電極の形成を終る。
【００２３】次に、図９（ｄ）に示すように、キャパシ
タ絶縁膜４１５，上部電極４１６を形成する。
【００２４】第３の参考例における筒状電極３１７ａよ
り筒状電極４１７ａの方が約２００ナノメータだけ高く
できるので本参考例は第３の参考例より容量値を大きく
できる利点がある。
【００２５】一般化すると、断面台形状支持体および底
部電極の形成後に、多結晶シリコン膜および酸化シリコ
ン膜を順次形成してエッチングを行い筒状電極とスペー
サを形成する工程をｎ回繰り返すことによりｎ重筒状電
極を形成することができる。
【００２６】次に本発明の第１の実施例について説明す
る。
【００２７】図１０（ａ）に示すように、断面台形支持
体５１１ａの側面に多結晶シリコン膜５１３を介してス
ペーサ５１４ａを形成するまでは第１の参考例と同様で
ある。但し、断面台形状支持体５１１ａは１１１ａより
小形にする。このことは、図３（ａ）を参照するとフォ
トレジスト膜１１２のワード線と斜交する２辺間の距離
を７５０〜８００ナノメータに設計することによって達
成される。
【００２８】次に、本発明の第１の参考例と同様にし
て、図１０（ｂ）に示すように筒状電極５１３ａを形成
する。
【００２９】次に、図１０（ｃ）に示すように、スペー
サ５１４ａ，断面台形状支持体５１１ａを除去した後
に、厚さ１００ナノメータの酸化シリコン膜５１９を形
成する。
【００３０】次に、酸化シリコン膜５１９を異方性エッ
チングして図１０（ｄ）に示すようにスペーサ５１９ａ
を形成する。次に、厚さ１００ナノメータの多結晶シリ
コン膜５１７を形成し、厚さ２００ナノメータの酸化シ
リコン膜５１８を形成する。筒状電極５１３ａで囲まれ
た領域で酸化シリコン膜５１８の表面がほぼ平坦になる
ように、酸化シリコン膜５１８の厚さ（もしくは断面台
形状支持体５１１ａの寸法）を設定しておくことが望ま
しい。
【００３１】次に、酸化シリコン膜５１８を異方性エッ
チングして、図１１（ａ）に示すようにスペーサ５１８
ａ，５１８ｂを形成し、多結晶シリコン膜（５１７，５
１３ａ，１１０ａ）をエッチングして底部電極１１０
ｂ、筒状電極５１７ａ，５１７ｂを形成する。筒状電極
５１３ａの高さは減少して５１３ｂとなる。酸化シリコ
ン膜５１８の厚さが薄いと筒状電極５１７ｂの底部に穴
があくので好ましいとはいえない。
【００３２】次に、図１１（ｂ）に示すように、スペー
サ５１９ａ，５１８ａ，５１８ｂを除去し、リンのイオ
ン注入を行ない、キャパシタ絶縁膜５１５、上部電極５
１６を形成する。このようにして３重筒状電極を形成で
きるが、第３の参考例の手法によるより工程数を少なく
できる利点がある。
【００３３】一般化すると、まず筒状電極を一つ形成し
その内側と外側にスペーサをそれぞれ形成し、多結晶シ
リコン膜の形成とスペーサの形成とを一組とする工程を
ｎ組行なうことにより（２ｎ＋１）重筒状電極を形成す
ることができる。この場合、最後の筒状電極形成のため
のエッチングで底部電極の形成が完了する。
【００３４】次に本発明の第２の実施例について説明す
る。
【００３５】図１２（ａ）に示すように、底部電極６１
０ａ，筒状電極６１３ａを形成する。第２の参考例との
相違は、断面台形状支持体の寸法だけである。本実施例
では第５の参考例と同様の寸法とする。次に、厚さ１０
０ナノメータの酸化シリコン膜６１９を形成し、異方性
エッチングを行ない、図１２（ｂ）に示すように、スペ
ーサ６１９ａを形成する。次に、厚さ１００ナノメータ
の多結晶シリコン膜６１７を形成し、厚さ２００ナノメ
ータの酸化シリコン膜６１８を形成する。これにより筒
状電極６１３ａで囲まれた領域の凹部を埋め込むことは
第１の実施例と同様である。
【００３６】次に、酸化シリコ膜６１８を異方性エッチ
ングして、図１２（ｃ）に示すように、スペーサ６１８
ａ，６１８ｂを形成し、多結晶シリコン膜（６１７，６
１３ａ）のエッチングを行ない筒状電極６１７ａ，６１
７ｂを形成する。筒状電極６１３ａの高さは減じて６１
３ｂとなる。スペーサ６１８ａ，６１８ｂ，６１９ａを
除去し、リンのイオン注入を行なう。
【００３７】次に、図１２（ａ）に示すように、キャパ
シタ絶縁膜６１５、上部電極６１６を形成する。外側の
筒状電極６１７ａの高さを第１の実施例の筒状電極５１
７ａより高くできる分だけ容量値を大きくできる。ま
た、第４の参考例の手法によるより少ない工程数で３重
筒状電極を形成できる。
【００３８】一般化すると、まず筒状電極を一つ形成
し、その内側と外側にスペーサを形成し、多結晶シリコ
ン膜の形成、スペーサの形成および他の筒状電極を２つ
形成する工程とｎ回繰り返すことによって（２ｎ＋１）
重筒状電極を形成できる。
【００３９】以上の実施例の説明において、窒化シリコ
ン膜１０９は、酸化シリコン膜や多結晶シリコン膜のエ
ッチングを行なうときのエッチング阻止層としての役割
をはたしている。
【００４０】また、多結晶シリコン膜の代りに、タング
ステンなどの高融点金属膜やそのシリサイド膜を用いる
こともできる。
【００４１】更に、ＤＲＡＭセルの形成について述べた
が、それに限らず、ＳＣＦなどキャパシタを用いる半導
体装置の製造に本発明を用いることができることは当業
者にとって明らかであろう。
【００４２】また、多結晶シリコン膜の導電性を向上す
るためのドーピングはイオン注、筒状電極形成後にイオ
ン注入により行なったが、イオン注入に限らず、その他
の手法（拡散法，堆積時に添加するなど）によってもよ
い。ヒ素，ボロン，ゲルマニウムなどの３族，４族，５
族の元素を用いることができる。また、ＤＲＡＭセルな
どでは、下部電極を接続する拡散層と導電型を同じにす
る法がよい。
【００４３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は筒状電極を形成する時に半導体膜または導
電膜の側面を絶縁膜からなるスペーサで保護した状態で
エッチング加工を行なうので、厚さを減ずることなく安
定に形成出来る。
【００４４】また、同様の工程を繰り返すことにより多
重の筒状電極の形成が安定に行え、キャパシタの容量値
を大きくするのが容易となるという効果を有している。
【図面の簡単な説明】
【図１】本発明の第１の参考例の説明のための平面図
（図１（ａ））および断面図（図１（ｂ））である。
【図２】図１に対応する工程に続く工程の説明のための
断面図である。
【図３】本発明の第１の参考例の説明のための平面図
（図１（ａ）および断面図（図３（ａ））および断面図
（図３（ｂ））である。
【図４】図３に対応する工程に続く工程の説明のため
（ａ）〜（ｄ）に分図して示す工程順断面図である。
【図５】本発明の第２の参考例の説明のため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
【図６】図５に対応する工程に続く工程の説明のため
（ａ）〜（ｂ）に分図して示す工程順断面図である。
【図７】本発明の第３の参考例の説明のため（ａ），
（ｂ）に分図して示す工程順断面図である。
【図８】図７に対応する工程に続く工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
【図９】本発明の第４の参考例の説明のため（ａ）〜
（ｄ）に分図して示す工程順断面図である。
【図１０】本発明の第１の実施例の説明のため（ａ）〜
（ｄ）に分図して示す工程順断面図である。
【図１１】図１０に対応する工程に続く工程の説明のた
め（ａ），（ｂ）に分図して示す工程順断面図である。
【図１２】本発明の第２の実施例の説明のため（ａ）〜
（ｄ）に分図して示す工程順断面図である。
【図１３】従来の技術の説明のため（ａ）〜（ｄ）に分
図して示す工程順断面図である。
【符号の説明】
１０１ Ｐ型シリコン基板 １０２ 素子分離酸化膜 １０３ ゲート酸化膜 １０４ ワード線 １０５ ｎ+ 型拡散層 １０６ 層間絶縁膜 １０７ ビット線 １０８ 層間絶縁膜 １０９ 窒化シリコン膜 １１０ 多結晶シリコン膜 １１０ａ，２１０ａ，３１０ａ，４１０ａ，６１０ａ
底部電極 １１１，２１１ａ，５１１ａ 酸化シリコン膜 １１２ フォトレジスト膜 １１３，２１３，３１３，５１３ 多結晶シリコン膜 １１４ａ，２１４ａ，５１４ａ スペーサ １１５，３１５，４１５，５１５，６１５ キャパシ
タ絶縁膜 １１６，２１６，３１６，４１６，５１６，６１６
上部電極 ２１１ａ，４１１ａ 断面台形状支持体の主要部 ２１４ 酸化シリコ膜 ３１７，４１７，５１７ 多結晶シリコン膜 ３１７ａ，４１７ａ，５１７ａ，５１７ｂ，６１７ａ，
６１７ｂ 筒状電極 ３１８，４１８，５１８，６１８ 酸化シリコン膜 ３１８ａ，４１８ａ，５１８ａ，５１８ｂ，６１８ａ，
６１８ｂ スペーサ ５１９，６１９ 酸化シリコン膜 ５１９ａ，６１９ａ スペーサ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップの表面に少なくとも側面の
    主要部が絶縁性の断面台形状支持体を形成する第１の工
    程と、前記断面台形状支持体を含む前記半導体チップの
    表面に第１の導電膜または第１の半導体膜、および第１
    の絶縁膜を順次堆積し前記第１の絶縁膜の異方性エッチ
    ングを行なって前記断面台形状支持体の側面を前記第１
    の導電膜または第１の半導体膜を介して被覆する第１の
    スペーサを形成する第２の工程と、前記第１のスペーサ
    をマスクとして前記第１の導電膜または第１の半導体膜
    をエッチングし第１の筒状電極を形成する第３の工程
    と、前記第１のスペーサおよび前記断面台形状支持体を
    除去する第４の工程と、前記第１の筒状電極を含む前記
    半導体チップ全面に第２の絶縁膜を堆積し異方性エッチ
    ングし第２のスペーサを前記第１の筒状電極の両側面に
    形成する第５の工程と、前記第２のスペーサを含む前記
    半導体チップ全面に第２の導電膜または第２の半導体
    膜、および第３の絶縁膜を順次堆積する第６の工程と、
    前記第３の絶縁膜を異方性エッチングし第３のスペーサ
    を前記第２の導電膜または第２の半導体膜側面に形成す
    る第７の工程と、前記第２および第３のスペーサをマス
    クとして前記第２の導電膜または第２の半導体膜をエッ
    チングし第２の筒状電極を形成する第８の工程とを含む
    ことを特徴とする半導体装置の製造方法。
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