KR940010342A - 실린더형 전극을 가지는 반도체 장치의 제조 방법 - Google Patents

실린더형 전극을 가지는 반도체 장치의 제조 방법 Download PDF

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Abstract

블록(58a)을 덮기 위하여 형성되고 소정 막 부분을 가지는 전극 형성막(61)을 부분적으로 제거함으로써 실린더형 전극(64)를 가지는 반도체 장치를 제조하는 제조하는 방법에 있어서, 우선 전극 형성막을 덮도록 피복막(62)가 형성된다.
전극 형성막을 도전 재료 및 반도전성 재료 중의 하나로 제작된다. 다음에, 피복막이 에칭되지 않아서 소정막 부분을 덮는 보호벽(63)을 형성하는 특정 막 부분을 가지도록 피복막이 에칭된다. 후속하여, 블록 및 특정막 부분으로써 소정 막 부분이 에칭되는 것을 방지하며 전극 형성막이 에칭된다. 그 결과, 에칭 되지 않는 소정막 부분에 의하여 실린더형 전극이 형성된다. 그 후에, 블록 및 특정 막 부분이 제거된다.

Description

실린더형 전극을 가지는 반도체 장치의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예에 따른 방법에서 사용되는 베이스 부재를 개략적으로 도시하는 평면도,
제3도는 제2도의 Ⅲ-Ⅲ선을 따른 단면도,
제4도는 제2도에 도시된 베이스 부재 상에 제1 및 제2기저막(underlying film)을 형성하는 단계를 설명하기 위한 단면도,
제7도는 지지 부재를 사용하여 기저 부재 상기 DRAM 셀을 형성하는 단계를 도시하는 도면.

Claims (16)

  1. 주표면 및 상기 주표면 상의 실린더형 전극을 가지는 반도체 장치를 제조하는 방법에 있어서, 상기 방법이 상기 주표면 상에 블록을 형성하는 단계, 상기 블록을 덮기 위하여 전극 형성막은 형성하는 단계, 상기 실린더형 전극을 제작하기 위하여 상기 블록으로부터 도전 재료 및 반도전성 재료 중의 하나로 제작되고 상기 실린더형 전극을 형성하기 위한 소정 막 부분(opecific film portion)을 가지는 상기 전극 형성막을 부분적으로 제거하는 단계를 포함하되, 전극 형성막을 부분적으로 제거하는 상기 단계가, 상기 전극 형성막을 덮기 위하여 피복막을 형성하는 단계; 상기 소정 막 부분을 덮기 위하여 에칭되지 않은 특정 막 부분(particular film prtion)을 가지도록 상기 피복막을 에칭하는 단계; 및 상기 블록 및 상기 특정 막 부분으로써 상기 소정 막 부분이 에칭되는 것을 방지하며 상기 전극 형성막을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 실린더형 전극은 형성하기 위하여 상기 소정 막 부분은 에칭하지 않으면서 상기 블록 및 상기 특정 막 부분을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 실린더형 전극 위에 유전막을 형성하는 단계; 및 상기 유전막 상에 도전 재료 및 반도전성 재료 중의 하나로 제작된 추가 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 주표면 상에 블록 형성층을 형성하는 단계; 상기 블록 형성층으로 하여금 예정된 마스크 부재로 덮이지 않은 특정 막 부분을 가지도록 상기 블록 형성층 상에 예정된 마스크 부재를 형성하는 단계; 및 상기 블록을 형성하기 위하여 상기 예정된 마스코 부재를 기준으로 하여 상기 특정 막 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 블록 형성층 상에 마스크 형성층을 형성하는 단계; 상기 마스크 형성층으로 하여금 추가 마스크 부재에 의하여 덮이지 않은 소정 막 부분을 가지도록 상기 마스크 형성층 상에 추가 마스크 부재를 형성하는 단계; 및 상기 예정된 마스크 부재를 형성하기 위하여 상기 추가 마스크 부재를 기준으로 하여 상기 소정 막 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 주표면 및 상기 주표면 상에 위치하고 각각 상기 주표면에 수직인 축 주위로 실린더형인 제1 및 제2전극 소자를 가지는 실린더형 전극을 가지는 반도체 장지 제조 방법에 있어서, 상기 주표면 상에 블록을 형성하는 단계; 상기 블록을 덮기 위하여 도전 재료 및 반도전성 재료 중의 하나로 제작되고 상기 제1전극 소자를 형성하기 위한 제1소정 막 부분을 가지는 제1전극 형성막을 형성하는 단계; 상기 제1소정 막 부분을 덮기 위하여 제1특정 막 부분을 제공하는 단계; 상기 제1전극 형성막 및 상기 제1특정 막 부분을 덮기 위하여 도전 재료 및 반도전성재료 중의 하나로 제작되고 상기 제2전극 소자를 형성하기 위한 상기 소정 막 부분을 가지는 제2전극 형성막을 형성하는 단계; 상기 제2소정 막 부분을 덮기 위하여 제2특정 막 부분을 제공하는 단계; 및 상기 블록 및 상기 제1소정 막 부분으로써 상기 제1소정 막 부분이 에칭되는 것을 방지하고 상기 제1 및 상기 제2특정 막 부분으로써 상기 제2소정 막 부분이 에칭되는 것을 방지하며 상기 제1 및 제2전극 형성막을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 제1특정 막 부분을 제공하는 단계가, 상기 제1전극 형성막을 덮기 위하여 상기 제1특정 막 부분을 가지는 제1피복막을 형성하는 단계; 및 상기 제1특정 막 부분이 에칭되지 않아서 상기 제1소정 막 부분을 덮도록 상기 제1피복막을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제6항에 있어서, 상기 제2특정 막 부분을 제공하는 단계가, 상기 제2전극 형성막을 덮기 위하여 상기 제2특정 막 부분을 가지는 제2피복막을 형성하는 단계; 및 상기 제2특정 막 부분이 에칭되지 않아서 상기 제2소정 막 부분을 덮도록 상기 제2피복막을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제6항에 있어서, 상기 제1 및 상기 제2소정 막 부분이 에칭되지 않아서 각각 상기 제1 및 상기 제2전극 소자를 형성하면서 상기 블록 및 상기 제1 및 상기 제2특정 막 부분을 에칭하는 단계를 포함하는 것을 특징으로 하는방법.
  10. 제9항에 있어서, 각각의 상기 제1 및 상기 제2전극 소자 상에 유전막을 형성하는 단계; 및 상기 유전막상에 도전 재료 및 반도전성 재료 중의 하나로 제작된 수가 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 주표면 및 상기 주표면 상에 위치하고 각각 상기 주 표면에 수진인 축 주위로 실린더형인 제1, 제2및 제3전극 소자를 가지는 실린더형 전극을 가지는 반도체 장치 제조 방법에 있어서, 상기 주표면 상에 블록을 형성하는 단계; 상기 블록을 덮기 위하여 도전 재료 및 반도전성 재료 중의 하나로 제작되고 상기 제1전극 소자를 형성하기 위한 제1소정 막 부분을 가지는 제1전극 형성막을 형성하는 단계; 상기 제1소정 막 부분을 덮기 위하여 제1특정 막 부분을 제공하는 단계; 상기 블록 및 상기 제1특정 막 부분으로써 상기 제1소정 막 부분이 에칭되는 것을 방지하며 상기 제1전극 형성막을 에칭하는 단계; 상기 제1소정 막 부분이 에칭되지 않으면서 상기 베이스 블록 및 상기 제1특정 막 부분을 에칭하는 단계; 상기 제1소정 막 부분을 덮기 위하여 제2 및 제3특정 막 부분을 제공하는 단계; 상기 제1소정 막 부분 및 상기 제2 및 제3특정 막 부분을 덮기 위하여 도전 재료 및 반도전성 재료 중의 하나로 제자고디고 각각 상기 제2 및 제3저늑 소자를 형성하기 위한 제2 및 제3소정 막 부분을 가지는 제2전극 형성막을 형성하는 단계; 각각 상기 제2 및 제3소정 막부분을 덮기 위하여 제4 및 제5특정 막 부분을 제공하는 단계; 및 상기 제2, 제3, 제4 및 제5특정 막 부분으로써 상기 제1, 제2 및 제3소정 막 부분이 에칭되는 것을 방지하며 상기 제2전극 형성막을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 제1특정 막 부분을 제공하는 단계가, 상기 제1전극 형성막을 덮기 위하여 상기 제1특정 막 부분을 가지는 제1피복막을 형성하는 단계; 및 상기 제1특정 막 부분이 에칭되지 않아서 상기 제1소정 막 부분을 덮도록 상기 제1피복막을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제11항에 있어서, 상기 제2 및 제3특정 막 부분을 제공하는 단계가, 상기 제1소정 막 부분을 덮기 위하여 상기 제2 및 제3특정 막 부분을 가지는 제2피복막을 형성하는 단계; 및 상기 제2 및 제3특정 막 부분이 에칭되지 않아서 상기 제1소정 막 부분를 덮도록 상기 제2피복막을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제11항에 있어서, 상기 제4 및 제5특정 막 부분을 제공하는 단계가, 상기 제2전극 형성막을 덮기 위하여 상기 제4 및 제5특정 막 부분을 가지는 제3피복막을 형성하는 단계; 및 상기 제4 및 제5특정 막 부분이 에칭되지 않아서 각각 상기 제2 및 제7소정 막 부분을 덮도록 상기 제3피복막을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제11항에 있어서, 상기 제1, 제2 및 제3소정 막 부분이 에칭되지 않아서 각각 상기 제1, 제2 및 제3전극 소자를 형성시키면서 상기 제2, 제3, 제4 및 제5특정 막 부분을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 상기 실린더형 전극 상에 유전막을 형성하는 단계, 및 상기 유전막 상에 도전 재료 및 반도전성 재료 중의 하나로 제작되는 추가 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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