KR100238615B1 - 스택된 캐패시터를 갖는 반도체 기억장치의 제조 방법 - Google Patents

스택된 캐패시터를 갖는 반도체 기억장치의 제조 방법 Download PDF

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가네꼬 히사시
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Abstract

스택된 캐패시터를 갖는 반도체 기억장치의 제조 방법이 개시된다. 상기 방법은 반도체 기판 상에 절연막을 형성하고, 캐패시터 전극막들 사이에 삽입된 고용융점 금속막을 형성하고, 상기 고용융점 금속막의 적어도 일부를 노출시키기 위해 상기 캐패시터 전극막을 선택적으로 에칭하고, 및 황산, 질산, 염화수소산, 인산, 과산화수소, 및 암모니아로부터 선택된 적어도 하나를 함유하는 용액을 사용하여 에칭함으로써 상기 고용융점 금속막을 제거하는 것을 특징으로 한다. 이와 같이, 절연막을 에칭하지 않고 고용융점 금속막 만이 제거될 수 있다.

Description

스택된 캐패시터를 갖는 반도체 기억장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더 상세하게는 반도체 기억장치의 캐패시터 전극을 형성하는 방법에 관한 것이다.
반도체 기억장치 중에서, DRAM은 기억 정보를 임의로 출력하고 입력할 수 있는 것으로 공지되어 있다. 하나의 전달 트랜지스터와 하나의 캐패시터로 구성된 구조를 갖는 DRAM에서 기억 셀이 간단하기 때문에, 반도체 기억장치의 고집적에 가정 적합한 것을 널리 사용되고 있다.
이와 같은 기억 셀의 캐패시터의 경우, 반도체 기억장치의 고집적화에 따라 3차원 구조가 개발되어 사용되고 있다. 캐패시터가 3차원 구조로 형성되고 있는 이유는 다음과 같다. 반도체 소자가 미세해지고 고밀도로 집적됨에 따라, 캐패시터의 점유 면적의 축소가 필수 불가결하다. 그러나, DRAM의 안정한 동작과 신뢰성을 확보하기 위해서는, 임의의 값보다 큰 캐패시턴스 값을 확보할 필요가 있다. 이와 같은 이유로 인해, 캐패시터 전극의 표면적이 축소된 점유 면적 이내에서 확대되도록 캐패시터의 전극 구조가 평탄한 구조에서 3차원 구조로 바뀌게 된다.
DRAM의 기억 셀의 3차원 구조의 캐패시터에는 스택형 캐패시터(a stack type capacitor)와 트랜치형 캐패시터(a trench type capacitor)가 존재한다. 이들 구조는 각각 장점과 단점이 있다. 스택형 캐패시터는 알파선의 입사 또는 회로 등으로부터의 노이즈에 대해 강하며 캐패시턴스 값이 비교적 작더라도 안정하게 동작한다. 따라서, 반도체 소자의 설계 표준이 약 0.15μm인 1-기가비트 DRAM에서도 효율적이다.
스택형 캐패시터(이하, 스택된(stacked) 캐패시터라고 칭한다.)로서, 핀-구조 캐피시터(a fin-sturctured capacitor) 또는 실린더-구조 캐패시터(a cylinder-structrued capacitor)가 활발히 연구되고 다양한 수정이 이루어지고 있다. (일본 공개특허공보 제 6-29463 및 4-264767호 참조). 이와 같은 스택된 캐패시터의 최근의 제안이 이하 서술될 것이다.
도 4a 내지 도 4f는 일본 공개특허공보 제5-82750호 (이하, 제1 종래기술이라 칭한다.)에 개시된 핀-구조 캐패시터를 형성하는 공정을 도시하는 단면도이다.
도 4a에 도시된 바와 같이, 필드 산화막(102)이 실리콘 기판(101)의 표면 상에 선택적으로 형성된다. 게이트 전극(104)이 실리콘 기판(101) 상의 한 셀 영역이 되는 부분에 게이트 산화막(103)을 통해 형성된다. 또한, 비트 라인(도시되지 않음)에 접속된 제1 N+확산층(105)과 저장 노드가 되는 제2 N+확산층(106)이 전달 트랜지스터가 구조화되도록 게이트 전극(104)의 양쪽의 실리콘 기판(101)에 형성된다. 필드 산화막(102) 위의 게이트 전극 배선(107)은 인접하는 다른 셀(도시되지 않음)의 게이트 전극에 접속된다는 것을 알아야 한다.
다음에, 실리콘 산화막은 층간 절연막(108)이 형성되도록 화학 증착법(이하, CVD법이라 칭한다.)에 의해 증착된다. 또한, 실리콘 질화막은 에칭 정지막(109)이 형성되도록 층간 절연막(108) 위에 증착된다. 다음에, 약 30nm의 두께를 갖는 제1 SiO2스페이서 막(110), 약 20nm의 두께를 갖는 제1 N+-형 도핑 폴리실리콘 막(111), 약 30nm의 두께를 갖는 제2 SiO2스페이서 막(112), 약 20nm의 두께를 갖는 제2 N+-형 도핑 폴리실리콘 막(113), 약 30nm의 두께를 갖는 제3 SiO2스페이서 막(114)이 순차적으로 증착된다.
도 4b에 도시된 바와 같이, 제3 SiO2스페이서막(114), 제2 N+-형 도핑 폴리실리콘 막(113), 제2 SiO2스페이서 막(112), 제1 N+-형 도핑 폴리실리콘 막(111), 제1 SiO2스페이서 막(110), 에칭 정지막(109), 및 층간 절연막(108)은 반응성 치온에칭법(이항, RIE라 칭한다.)에 의해 순차적으로 건식 에칭된다. 다음에, 제2 N+확산층(106)이 노출되도록 이들 막을 관통하는 접촉 구멍(115)이 형성된다.
도 4c에 도시된 바와 같이, 약 50nm의 두께를 갖는 제3 N+-형 도핑 폴리실리콘 막(116)이 접촉 구멍(115)과 제3 SiO2스페이서 막(114)의 내부 표면에 형성된다.
도 4d에 도시된 바와 같이, 다층으로 적층된 SiO2스페이서 막(110, 112 및 114)와 N+-형 도핑 폴리실리콘 막(111, 113 및 116)이 포토리소그래피 기술과 건식에칭 기술에 의해 미세하게 처리되어 선정된 저장 전극 형태(117)로 패턴화된다.
도 4e에 도시된 바와 같이, 제1, 제2 및 제3 SiO2스페이서 막(110, 112 및 114)이 플로오르산계 화학 용액을 사용하여 습식 에칭 기술에 의해 제거된다. 여기서, 에칭 정지막(109)은 에칭되지 않도록 층간 절연막(108)을 보호하는 역할을 한다.
이와 같이, 제1 층 핀(118), 제2 층 핀(119), 및 제3 층 핀(120)이 형성되고, 다음에 3층 핀 구조의 저장 전극(121)이 형성된다.
도 4f에 도시된 바와 같이, 캐패시터 절연막(122)이 3층 구조의 저장 전극(121)의 표면 상에 증착된다. 다음에, 제4 N+-형 도핑 폴리실리콘 막이 플레이트 전극(123)이 형성되도록 RIE를 사용하여 건식 에칭 공정에 의해 증착되고 패턴화된다. 이와 같이, 셀을 구성하는 하나의 트랜지스터와 하나의 캐패시터가 형성된다.
제1 N+-확산층(105)에 적속된 비트 라인(도시되지 않음)이 다음 단계에서 형성된다.
상술된 바와 같이, 제1 종래 기술에서, 전극을 형상화하는데 사용된 실리콘 산화막(110, 112, 114)이 제거될 때, 층간 절연막이 에칭되지 않도록 실리콘 질화막(109)이 에칭 차단층으로서 사용된다. 플로오르산에 의한 에칭율이 실리콘 산화막의 그것보다 낮기 때문에 실리콘 질화막이 사용될 수 있다.
그러나, 실리콘 질화막이 층간 절연막을 위한 에칭 차단층으로 사용될 때, 질화막의 큰 응력때문에 균열 또는 보이드(voids)가 층간 절연막에 발생하는 문제가 발생하여, 장치 특성이 저하된다. 또한, 수소는 질화막 속으로 거의 확산되지 않기 때문에, 장치의 제조후에 수소 어닐링 처리가 수행되더라도, 수소가 트랜지스터 부분속으로 수소가 확산되지 않아 기판의 결함이 거의 복구되지 않는다는 문제가 있다.
이와 같은 문제를 해결하기 위해, 실리콘 질화막을 사용하지 않고 스택된 캐패시터를 형성하는 방법이 일본 공개특허 공보 제6-1966498호(이하, 제2 종래 기술이라 칭한다.)에 개시되어 있다.
제2 종래 기술에 따르면, 인과 같은 불순물이 유입되는 실리콘 산화막이 전극을 형상화하기 위한 막으로서 사용되고, 어떠한 불순물도 함유하지 않는 실리콘 산화막이 층간 절연막의 상부로서 사용되고, 전극을 형상화하기 위한 산화막이 증기 페이즈(vapor phase) HF 에칭 처리에 의해 제거된다. 이 방법은 증기 페이즈 HF 에칭 처리 공정에서, 인과 같은 불순물을 함유하는 실리콘 산화막의 에칭율이 어떠한 불순물도 함유하지 않는 실리콘 산화막의 그것보다 극히 크다는 사실을 이용한다.
그러나, 제2 종래 기술에서, 증기 페이즈 HF 처리의 특수한 에칭 공정이 필요하고 특수한 장치기 또한 필요하다. 또한, HF 기체 흐름의 방향 등이 엄격하게 제어되어야 하며 그 비용도 역시 증가된다는 문제가 있다.
따라서, 본 발명의 목적은 종래 기술이 갖고 있는 상기 문제를 해결할 수 있는 반도체 기억장치를 제조하는 방법을 제공하는 것이다.
본 발명에 따른 반도체 기억장치의 제조 방법은 : 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막 상이 패캐시터 전극막들 사이에 삽입된 고용융점 금속막 또는 내화 금속막을 형성하는 단계; 상기 고용융점 금속막의 적어도 일부를 노출시키기 위해 상기 캐패시터 전극막중의 적어도 하나를 선택적으로 에칭하는 단계; 및 황산, 질산, 염화수소산, 인산, 과산화수소, 및 암모니아로부터 선택된 적어도 하나를 함유하는 용액을 사용하여 습식 에칭으로서 상기 고용융점 금속막을 제거하는 단계를 구비한다.
본 방법에 따르면, 캐패시터 전극막의 하부에 형성된 절연막 위에 에칭 차단층을 제공하지 않고, 그리고 특수한 에칭 공정을 사용하지 않고, 실리콘 산화막 또는 불순물을 함유하는 실리콘 산화막으로 형성된 절연막을 에칭하지 않고 캐패시터 전극을 형상화하기 위한 고용융점 금속막 만을 에칭하는 것이 가능하게 된다.
본 발명의 상기 및 다른 목적, 장점, 및 특징은 첨부하는 도면을 참조로 다음 설명으로부터 명확할 것이다.
제1a도는 본 발명의 제1 실시예에 의해 제조된 DRAM 셀을 도시하는 평면도.
제1b도는 제1a도의 A-A`선을 따라 절취한 DRAM 셀을 도시하는 단면도.
제2a도 내지 제2h도는 본 발명의 제1 실시예에 따라 스택된 캐패시터를 형성하는 단계를 도시하는 단면도.
제3a도 내지 제3f도 본 발명의 제2 실시예에 따라 스택된 캐패시터를 형성하는 단계를 도시하는 단면도.
제4a도 내지 제4f도는 제1 종래 기술에 따른 핀-구조 캐패시터(afin-structured capacitor)를 형성하는 단계를 도시하는 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 캐패시터 확산층 6 : 비트 라인 확산층
7a, 7b : 층간 절연막 8 : 비트 라인 접촉 플러그
9 : 비트 라인 10 : 캐패시턴스 접촉 구멍
11 : 캐패시턴스 접촉 플러그 12 : 하부 전극
13 : 실린더형 전극 14 : 캐패시턴스 절연막
본 발명의 제1 실시예에 따른 저장 전극의 형성 단계가 실린더 구조의 스택된 캐패시터를 참조로 설명될 것이다.
도 1a는 이하 서술되는 워드 라인 위에 배치된 구조적 장치만을 도시한다.
도 1a 및 도 1b에 도시된 바와 같이, 비활성 영역으로서 필드 산화막(2)이 실리콘 기판(1) 상에 선택적으로 형성되어, 필드 산화막(2)에 의해 둘러싸인 장치 활성 영역이 형성되게 된다. 게이트 산화막(3), 게이트 전극(4), 캐패서터 확산층 (5), 및 비트 라인 확산층(6)을 포함하는 MOS 트랜지스터가 장치 활성 영역 상에 형성된다. 이 MOS 트랜지스터는 기억 셀의 전달 트랜지스터가 되고, 따라서, 게이트 전극(4)은 하나의 워드 라인으로서 연장된다. 이 워드 라인(4a)은 필드 산화막(2)위에 형성된다. 상기 워드 라인(4a)은 인접하는 기억 셀(도시되지 않음)의 전달 트랜지스터의 게이트 전극에 접속된다. 층간 절연막(7a)은 게이트 전극(4)과 워드 라인(4a)을 덮는다.
비트 라인 접촉 구멍(80)이 MOS 트랜지스터의 비트 라인 확산층(6) 위에 개구되고, 비트 라인 접촉 플러그(8)가 비트 라인 접촉 구멍(80)에 채워진다. 비트 라인(9)은 W와 같은 전도성 물질로 형성된다. 비트 라인(9)은 비트 라인 패드(9a)를 통해 비트 라인 접촉 플러그(8)에 전기적으로 접속된다. 층간 절연막(7b)은 비트 라인(9)을 덮는다.
또한, 캐패시턴스 접촉 구멍(10)이 층간 절연막(7a 및 7b)를 통해 캐패시터 확산층(5) 위에 형성되고, 캐패시턴스 접촉 플러그(11)가 캐패시턴스 접촉 구멍(1 0)에 매립된다. 캐패시턴스 접촉 플러그(11)는 N+-형 도핑 폴리실리콘을 포함한다. 캐패시턴스 접촉 플러그(11)에 전기적으로 접속된 하부 전극(12)이 형성되고, 하부 전극(12)에 접속된 실린더형 전극(13)이 형성된다. 실린더형 전극(13)은 약 100nm의 두께를 갖는 극히 얇은 N+-형 도핑 폴리실리콘 막으로 형성된다. 캐패시턴스 절연막(14)이 실린더형 전극(13)과 하부 전극(12)의 표면 상에 형성되고, 플레이트 전극(15)이 캐패시턴스 절연막(14)에 고정된다.
이와 같이, 실린더 구조의 저장 전극이 제공된 하나의 트랜지스터와 하나의 캐패시터를 갖는 DRAM 셀이 형성된다.
다음에, 본 발명의 요점인 스택된 캐패시터를 형성하는 단계가 구체적으로 서술된다.
도 2a 내지 도 2h는 TiN 막이 전극을 형상화하기 위한 막으로서 사용되는 경우를 도시한다.
도 2a 내지 도 2h에서, 도 1b에 도시된 확산층, 워드 라인 등은 생략된다.
도 2a에 도시된 바와 같이, 약 5000Å의 두께를 갖는 보로포스포실리케이트 글래스(이하, BPSG라 칭한다.) 막(16)이 실레인(SiH4) 기체, 인화수소(PH3) 기체, 디보레인(B2H6) 기체, 및 산소(O2) 기체를 이용하는 정압 CVD법에 의해 실리콘 기판 (1) 상에 증착된다. 상기 막은 800℃에서 30분 동안 질소 분위기에서 어닐링되고, 레지스트(17)가 그 위에 코팅되어 패턴화된다.
도 2b에 도시된 바와 같이, 층간 절연막으로서 BPSG 막(16)은 레지스트(17)을 마스크로서 사용하는 건식 에칭 처리에 의해 에칭된다.
도 2c에 도시된 바와 같이, 약 1000Å의 두께를 갖는 인-도핑 실리콘 막(18)이 LPCVD법에 의해 증착된다. 약 4000Å의 두께를 갖는 TiN 막(19)이 스퍼터링법에 의해 막(18) 위에 증착된다. 레지스트(17)가 TiN 막(19) 위에 코팅된다. 여기서, 스퍼터링 방법이 TiN 막(19)의 증착 방법으로서 사용되었지만, 열 CVD법이 상기 막을 증착하기 위해 사용될 수 있거나 또는 플라즈마 CVD법이 사용될 수 있다. TiN 막(19)이 증착되는 한 임의의 다른 방법이 사용될 수 있다.
도 2d에 도시된 바와 같이, TiN 막(19)과 인-도핑 실리콘 막(18)은 레지스트(17)를 마스크로서 사용하여 건식 에칭된다. 다음에, 상기 레지스트(17)는 산소 플라즈마 처리 및 유기 처리에 의해 벗겨지고, 그 표면이 세정된다. 그러나, 에칭 처리 후에 전극의 표면을 세정하기 위해 HF 용액 또는 물에서의 세정이 이용될 수 있다.
도 2e에 도시된 바와 같이, 인-도핑 실리콘 막(18)이 다시 증착되고, 폴리실리콘의 비등방성 에칭 처리가 수행된다. 이것에 따르면, 층간 절연막으로서 BPSG막(16) 위와 TiN 막(19) 위의 인-도핑 실리콘 막(18)이 제거된다. 그러나, 도 2f에 도시된 바와 같이, TiN(19)의 측면 상에 증착된 인-도핑 실리콘 막(18)은 잔류한다. 나머지 부분은 측벽 전극(18a)으로 불리울 것이다.
도 2g에 도시된 바와 같이, 측벽 전극(18a)내부의 TiN 막(19)은 제거된다. 특히, TiN은 60℃까지 가열된 황산 용액을 사용하여 제거된다. 5분 동안의 에칭 처리 후에, TiN 막이 완전히 제거된 것이 확인되었다. 따라서, TiN의 에칭율은 800Å/분 이상인 것을 알 수 있다.
다른 한편, BPSG 막(16)은 황산에 의해 에칭되지 않는다. 따라서, 이 방법을 이용함으로써, 충간 절연막으로서 BPSG 막(16)의 에칭이 왼전히 억제되면서 실린더형 전극(13)이 형성될 수 있다. 이때, 도 2f에 도시된 측벽 전극(18a)은 전극 면적을 증가시키는데 기여한다. 따라서, 실리콘 기판(1)상에 캐패시터 형성부의 면적을 증가시키지 않고, 장치의 동작에 필요한 큰 저장 캐패시턴스가 달성될 수 있다.
도 2h에 도시된 바와 같이, 실린더형 전극(13)의 표면이 세정된 후, 전극이 암모니아 분위기에서 열 처리되어, 약 15Å의 두께로 실린더형 전극(13)의 표면을 열적으로 질화시키게 된다. 그후, 약 55Å의 실리콘 질화막이 열 CVD법에 의해 증착되고 산화노에서 산화 처리되어, SiO2/Si3N4구조의 캐패시턴스 절연막(20)이 형성되게 된다. 인-도핑 폴리실리콘 막이 CVD법에 의해 증착되고, 전극 형태를 갖게되어, 상부 전극(21)이 형성되게 된다. 상술된 바와 같이, 실린더 구조의 캐패시터가 형성된다.
제1 실시예에서, 실린더형 전극을 형상화는데 사용되는 TiN 막이 제거될 때, 약 60℃까지 가열된 황산 용액이 사용될지라도, 다른 액체가 사용될 수 있다. 액체로서, 황산, 질산, 염화수소산, 인산, 과산화수소, 및 암모니아로부터 선택된 적어도 하나를 함유하는 용액이 적합하다. 에칭 시간이 열처리에 의해 단축될 수 있기 때문에, 가열된 액체를 사용함으로써 수율이 향상될 수 있다. 그러나, 상기 용액이 실온에서도 충분한 에칭 특성을 가지기 때문에, 수율이 중용하지 않다면, 액체는 실온에서 사용될 수 있다.
실린더형 전극의 형성에서, TiN 막 대신에, W막 또는 고용융점 금속과 같은 다른 내화 금속막이 사용될 수 있다.
도 3a 내지 도 3f는 W가 전극을 형성하기 위한 막으로서 사용된 핀-구조스택된 캐패시터를 형성하는 단계를 도시하는 단면도이다.
또한, 도 3a 내지 도 3f에 도시된 바와 같이, 확산층, 워드 라인 등은 도 2a 내지 도 2h로부터 생략되어 있다.
도 3a에 도시된 바와 같이, 제1 실시예의 경우와 유사하게, 5000Å의 두께를 갖는 BPSG막(16)이 실리콘 기판(1) 상에 증착된다. W 막(22), 인-도핑 실리콘 막(18), 및 W 막(22)은 상술된 순수로 각각 1000Å 단위로 막(16) 위에 증착된다. 레지스트(도시되지 않음)가 막(22)에 코팅되어 패턴화된다.
도 3b에 도시된 바와 같이, 상부 W막(22), 인-도핑 실리콘 막(18), 및 하부 W막(22)은 레지스트를 마스크로서 사용하는 반응성 건식 에칭 처리에 의해 에칭되고, 최종적으로, 층간 절연막으로서 BPSG 막(16)이 에칭된다. 이것에 따르면, 실리콘 기판(1)에 도달하는 접촉 구멍이 형성된다.
도 3c에 도시된 바와 같이, 상부 W막(22) 위의 레지스트가 제거되고, 1000Å의 두께를 갖는 인-도핑 실리콘 막(18)이 증착되고, 또한 접촉 구멍에 매립된다.
도 3d에 도시된 바와 같이, 건식 에칭 처리에 의해, 레지스트를 보호막으로 사용하여 비등방성 에칭 처리가 수행되고, 하부 W막(22) 위의 막이 에칭 제거될 때까지 에칭이 수행되어, 스택 전극의 패턴이 형성되게 된다.
도 3e에 도시된 바와 같이, 전극의 하부에 있는 인-도핑 실리콘 막(18)과 W막(22)으로 형성된 전극 간의 W 막(22)이 제거된다. 특히, W막은 60℃까지 가열된 질산 및 황산의 혼합 용액을 사용함으로써 제거된다. 10분 동안 에칭 처리한 후, W막이 완전히 제거되는 것으로 확인되었다. 이와 같이, W의 에칭율은 1000Å/분 이상인 것을 알수 있다.
다른 한편, BPSG 막(16)은 질산과 황산의 혼합 용액에 의해 에칭되지 않는다. 따라서, 이 방법을 사용함으로써, 층간 절연막으로서 BPSG 막(16)에 에칭이 완전히 억제되면서 핀 형 전극(23)이 형성될 수 있다. 이때, 도 3d에 도시된 인-도핑 실리콘 막(18)의 핀 부분은 전극 면적의 증가에 기여한다. 따라서, 실리콘 기판(1)상의 캐패시터 형성부의 면적을 증가시키지 않고, 장치의 동작에 필요한 큰 저장 캐패시턴스가 달성될 수 있다.
도 3f에 도시된 바와 같이, 핀형 전극(23)의 표면이 세정된 후에, 15Å의 두께로 핀 형 전극(23)의 표면을 질화시키기 위해 암모니아 분위기에서 열 처리가 수행된다. 그후, 약 55Å의 두께를 갖는 실리콘 질화막이 열 CVD법에 의해 증착되고, 산화노에서 30분 동안 850℃에서 파이로지닉(pyrogenic) 산화 처리가 수행되어, SiO2/Si3N4막(20)이 형성되게 된다. 인-도핑 폴리실리콘 막이 CVD법에 의해 증착되고, 상부 전극(21)이 형성되도록 전극 형상화가 수행된다. 이와 같이, 핀-구조 캐패시터가 형성된다.
제2 실시예에서, 핀 형 전극을 형상화하는데 사용된 W 막(22)이 제거될 때, 질산과 황산의 혼합 용액이 사용될지라도, 다른 용액이 사용될 수 있다. 액체로서, 황산, 질산, 염화수소산, 인산, 과산화수소, 및 암모니아로부터 선택된 적어도 하나를 함유하는 용액이 적합하다. 에칭 시간이 열처리 에칭 시간에 의해 단축될 수 있기 때문에, 가열된 액체를 사용함으로써 수율이 향상될 수 있다. 그러나, 상기 용액이 실온에서도 충분한 에칭 특성을 가지기 때문에, 수율이 중요하지 않다면, 액체는 실온에서 사용될 수 있다.
또한, W 막 또는 고용융점 금속막 대신에 TiN 막과 같은 다른 내화 금속막이 핀 형 전극을 형성하는데 사용될 수 있다.
비록, W 또는 TiN이 사용된 경우에, 실리콘 전극의 표면이 공정 온도에 따라 거칠게 될 수 있지만, 장치 응용에서의 어떠한 문제도 발생되지 않는다. 그 보다는, 전극 면적이 표면의 거칠기에 의해 증가되기 때문에, 저장 캐패시턴스가 증가되는 장점이 달성될 수 있다.
또한, 본 발명에서, 접착 향상막이 캐패시터 전극막으로서 실리콘 막 위에 형성되어, 고용융점 금속막이 실리콘 막을 벗겨내는 것을 방지할 수 있다. 예를 들어, W막과 실리콘 막의 접착성을 향상시키기 위한 한 가지 방법으로서, (W막/)TiN /Ti실리사이드 막(/실리콘 막)이 접착 향상막으로써 사용될 수 있다.
그런, 접착 향상막은 고용융점 금속막이 제거될 때 또는 고용융점 금속막에 제거된 후에 제거되는 것이 바람직하다. 캐패시터 절연막인 실리콘 질화막의 전기 응력에 대한 허용도는 TiN 막으로서 접착 향상막 위 보다는 실리콘 막 위에서 높다.
또한, 실리콘 막이 고용융점 금속막 위에 증착되기 전에, 고용융점 금속막의 질화 또는 산화 또는 실리사이드화로서 표면 처리가 수행될 수 있다. 이것에 따르면, 고용융점 금속이 실리콘 막과 반응하는 것을 억제하는 것이 가능하게 된다. 이와 같이, 극히 신뢰성있는 캐패시터가 제공될 수 있다.
또한, 캐패시터 전극 면적을 증가시키기 위해, 반구형 그레인으로서 불균일성이 캐패시터 전극막의 표면 위에 형성될 수 있다.
상술된 바와 같이, 본 발명의 반도체 장치의 제조 방법에 따르면, 실리콘 산화막 또는 불순물을 함유하는 실리콘 산화막이 스택된 캐패시터 전극의 하부에 증착된 절연막으로서 사용되는 경우, 높은 에칭 선택비가 유지되면서 절연막을 에칭하지 않고, 전극을 형상화하기 위한 TiN 막 또는 W 막과 같은 막 만이 제거될 수 있다.
따라서, 이와 같은 효과에 의해 에칭 정지막을 사용하지 않고 그리고 증기 페이즈 HF 처리로서 특수한 에칭 공정을 사용하지 않고 반도체 기억장치의 스택된 캐패시터를 제조하는 방법이 제공되어 극히 신뢰성이 높은 장치가 달성될 수 있다.
본 발명은 상기 실시예에 한정되어 있지 않으며 본 발명의 정신과 영역으로 부터 벗어나지 않고 수정 및 변경될 수 있다는 것을 알 수 있다.

Claims (31)

  1. 반도체 기억장치의 제조 방법에 있어서, 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막 위에 캐패시터 전극막들 사이에 삽입된 고용융점 금속막을 형성하는 단계; 상기 고융용점 금속막의 적어도 일부를 노출시키기 위해 상기 캐패시터 전극막들중의 적어도 하나를 선택적으로 에칭하는 단계; 및 상기 고용융점 금속막을 습식 에칭으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  2. 제1항에 있어서, 상기 고용융점 금속막은 TiN 막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  3. 제1항에 있어서, 상기 고용융점 금속막은 W 막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  4. 제1항에 있어서, 상기 습식 에칭은 황산, 질산, 염화수소산, 인산, 과산화수소, 및 암모니아로부터 선택된 적어도 하나를 함유하는 용액을 사용하여 수행되는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  5. 제1항에 있어서, 상기 절연막은 실리콘 산화막 또는 불순물을 함유하는 실리콘 산화막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  6. 제1항에 있어서, 상기 캐패시터 전극막 위에 캐패시터 절연막을 형성하는 단계; 및 상기 캐패시터 절연막 위에 플레이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  7. 제1항에 있어서, 상기 캐패시터 전극막들 중의 적어도 하나와 상기 고용융점 금속막 사이에 삽입된 접착 향상막(an adhesion improvement film)을 형성하는 단계를 더 포함하는 특징으로 하는 반도체 기억장치의 제조 방법.
  8. 제7항에 있어서, 상기 접착 향상막은 TiN/Ti 실리사이드 막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  9. 제1항에 있어서, 상기 고용융점 금속막이 상기 캐패시터 전극막들과 반응하는 것을 억제하기 위해 상기 고용융점 금속막의 표면 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  10. 제9항에 있어서, 상기 표면 처리는 질화 또는 산화 또는 실리사이드화인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  11. 반도체 기억장치의 제조 방법에 있어서, 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막 위에 제 1 캐패시터 전극막을 형성하는 단계 ; 상기 제1 캐패시터 전극막에 위에 상면과 측면을 갖는 고용융점 금속막을 형성하는 단계; 상기 고용융점 금속막의 상기 상면과 상기 측면에 제2 캐패시터 전극막을 형성하는 단계; 상기 고용융점 금속막의 상기 상면을 노출시키기 위해 제2 캐패시터 전극막을 선택적으로 에칭하는 단계; 및 상기 고용융점 금속막을 습식 에칭으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  12. 제11항에 있어서, 상기 고용융점 금속막은 TiN 막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  13. 제11항에 있어서, 상기 고용융점 금속막은 W 막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  14. 제13항에 있어서, 상기 습식 에칭은 황산, 질산, 염화수소산, 인산, 과산화수소, 및 암모니아로부터 선택된 적어도 하나를 함유하는 용액을 사용하여 수행되는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  15. 제11항에 있어서, 상기 절연막은 실리콘 산화막 또는 불순물을 함유하는 실리콘 산화막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  16. 제11항에 있어서, 상기 제1 및 제2 캐패시터 전극막들 위에 캐패시터 절연막을 형성하는 단계; 및 상기 캐패시터 절연막 위에 플레이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  17. 제11항에 있어서, 상기 제1 캐패시터 전극막과 상기 고용융점 금속막 사이에 삽입된 접착 향상막(an adhesion improvement film)을 형성하는 단계를 더 포함하는 특징으로 하는 반도체 기억장치의 제조 방법.
  18. 제17항에 있어서, 상기 접착 향상막은 TiN/Ti 실리사이드 막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  19. 제11항에 있어서, 상기 고용융점 금속막이 상기 제2 캐패시터 전극막과 반응하는 것을 억제하기 위해 상기 고용융점 금속막의 표면 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  20. 제19항에 있어서, 상기 표면 처리는 질화 또는 산화 또는 실리사이드화인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  21. 반도체 기억장치의 제조 방법에 있어서, 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막에 위에 고용융점 금속막을 형성하는 단계; 상기 고용융점 금속막과 상기 절연막에 접촉 구멍을 형성하는 단계; 상기 고용융점 금속막 위와 사이 접촉 구멍에 캐패시터 전극막을 형성하는 단계; 상기 고용융점 금속막의 적어도 일부를 노출시키기 위해 상기 캐패시터 전극막을 선택적으로 에칭하는 단계; 및 상기 고용융점 금속막을 습식 에칭으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  22. 제21항에 있어서, 상기 고용융점 금속막은 TiN 막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  23. 제21항에 있어서, 상기 고용융점 금속막은 W 막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  24. 제21항에 있어서, 상기 습식 에칭은 황산, 질산, 염화수소산, 인산, 과산화수소, 및 암모니아로부터 선택된 적어도 하나를 함유하는 용액을 사용하여 수행되는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  25. 제21항에 있어서, 상기 절연막은 실리콘 산화막 또는 불순물을 함유하는 실리콘 산화막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  26. 제21항에 있어서, 상기 캐패시터 전극막 위에 캐패시터 절연막을 형성하는 단계; 및 상기 캐패시터 절연막 위에 플레이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  27. 제21항에 있어서, 상기 캐패시터 전극막 위에 상부 고용융점 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  28. 제27항에 있어서, 상기 캐패시터 전극막과 상기 상부 고용융점 금속막 사이에 삽입된 접착 향상막(an adhesion improvement film)을 형성하는 단계를 더 포함하는 특징으로 하는 반도체 기억장치의 제조 방법.
  29. 제28항에 있어서, 상기 접착 향상막은 TiN/Ti 실리사이드 막인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  30. 제21항에 있어서, 상기 고용융점 금속막이 상기 캐패시터 전극막과 반응하는 것을 억제하기 위해 상기 고용융점 금속막의 표면 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  31. 제30항에 있어서, 상기 표면 처리는 질화 또는 산화 또는 실리사이드화인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
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