JP3044861B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、特にダ
イナミック型メモリセルに具備せしめる多層フィン構造
キャパシタの構造に関する。
イナミック型メモリセルに具備せしめる多層フィン構造
キャパシタの構造に関する。
【０００２】スタックト・キャパシタ型のＤＲＡＭセル
は、集積度の増大とともに１ビットセル当たりの専有面
積が縮小されてキャパシタの蓄積容量が減少し、ソフト
エラー耐性の劣化が顕著になってきている。そこで、蓄
積電極をフィン構造にして蓄積電極の表面積を確保し、
これによって必要な蓄積容量の確保がなされており、更
に一層の集積度の向上に際しては、蓄積電極のフィンの
層数を増やして所要の蓄積容量を確保する対策がとられ
る。
は、集積度の増大とともに１ビットセル当たりの専有面
積が縮小されてキャパシタの蓄積容量が減少し、ソフト
エラー耐性の劣化が顕著になってきている。そこで、蓄
積電極をフィン構造にして蓄積電極の表面積を確保し、
これによって必要な蓄積容量の確保がなされており、更
に一層の集積度の向上に際しては、蓄積電極のフィンの
層数を増やして所要の蓄積容量を確保する対策がとられ
る。
【０００３】一方、蓄積電極のフィンの層数を増やした
場合、フィンの垂れ下がりによる蓄積容量の減少という
問題が発生しており、対策が望まれている。
場合、フィンの垂れ下がりによる蓄積容量の減少という
問題が発生しており、対策が望まれている。
【０００４】
【従来の技術】図５は従来の多層フィン構造キャパシタ
を有するＤＲＡＭセルの模式断面図で、例えば、図中、
51はｐ型シリコン(Si)基板、52はセル領域、53はフィー
ルド酸化膜、54はゲート酸化膜、55はゲート電極（ワー
ド線）、55′は他セルのワード線、56はビット線が接続
される第１のｎ+ 型ソース／ドレイン（Ｓ／Ｄ）領域、
57は蓄積ノードとなる第２のｎ+ 型Ｓ／Ｄ領域、58は第
１の層間絶縁膜、59は窒化シリコン(Si3N4) 膜、60は第
１のコンタクト窓、61は多層フィン構造蓄積電極、62は
誘電体膜、63は対向電極（セルプレート）、64は第２の
層間絶縁膜、65は第２のコンタクト窓、66はビット線
（アルミニウム配線）、67は第３の層間絶縁膜、68はセ
ル領域上から周辺部上に延在する配線、TTはトランスフ
ァトランジスタ、TCは蓄積キャパシタを示す。
を有するＤＲＡＭセルの模式断面図で、例えば、図中、
51はｐ型シリコン(Si)基板、52はセル領域、53はフィー
ルド酸化膜、54はゲート酸化膜、55はゲート電極（ワー
ド線）、55′は他セルのワード線、56はビット線が接続
される第１のｎ+ 型ソース／ドレイン（Ｓ／Ｄ）領域、
57は蓄積ノードとなる第２のｎ+ 型Ｓ／Ｄ領域、58は第
１の層間絶縁膜、59は窒化シリコン(Si3N4) 膜、60は第
１のコンタクト窓、61は多層フィン構造蓄積電極、62は
誘電体膜、63は対向電極（セルプレート）、64は第２の
層間絶縁膜、65は第２のコンタクト窓、66はビット線
（アルミニウム配線）、67は第３の層間絶縁膜、68はセ
ル領域上から周辺部上に延在する配線、TTはトランスフ
ァトランジスタ、TCは蓄積キャパシタを示す。
【０００５】この図に示すような多層フィン構造キャパ
シタを有するＤＲＡＭセルにおいて、集積度が高まっ
て、セルが微細化し且つフィンの総数が増すと、エッチ
ングの際のアスペクト比が高まってフィン状構造蓄積電
極60の加工が困難になると同時に、セル領域２上面と周
辺部の上面との段差(h) が大きくなり、セル領域２上か
ら周辺部上に延在する配線68等をパターニングする際の
フォーカスマージンが減少するという問題を生ずる。
シタを有するＤＲＡＭセルにおいて、集積度が高まっ
て、セルが微細化し且つフィンの総数が増すと、エッチ
ングの際のアスペクト比が高まってフィン状構造蓄積電
極60の加工が困難になると同時に、セル領域２上面と周
辺部の上面との段差(h) が大きくなり、セル領域２上か
ら周辺部上に延在する配線68等をパターニングする際の
フォーカスマージンが減少するという問題を生ずる。
【０００６】そこで、フィンの総数を増す際には、各々
のフィンの膜厚を可能な限り薄くして、蓄積電極の高さ
を低く抑えることが重要になるが、従来の多層フィン構
造の蓄積電極61では、図６の模式断面図に示すように、
各層のフィンの厚さ例えば第１層フィン61A の厚さ
(tA ) と第２層フィン61B の厚さ(tB ) が総て同一の厚
さに形成されていたので、層数を増やす際には、全体の
高さを低く抑えるために、各層のフィンの膜厚が一様に
薄く形成されていた。なお、図６中の他の符号は図５と
同一対象物を示す。
のフィンの膜厚を可能な限り薄くして、蓄積電極の高さ
を低く抑えることが重要になるが、従来の多層フィン構
造の蓄積電極61では、図６の模式断面図に示すように、
各層のフィンの厚さ例えば第１層フィン61A の厚さ
(tA ) と第２層フィン61B の厚さ(tB ) が総て同一の厚
さに形成されていたので、層数を増やす際には、全体の
高さを低く抑えるために、各層のフィンの膜厚が一様に
薄く形成されていた。なお、図６中の他の符号は図５と
同一対象物を示す。
【０００７】一方、従来の多層フィン構造の蓄積電極
は、図７の工程断面図を参照して示す下記の方法により
形成される。 図７(a) 参照 即ち、Si基板51（詳しくは第２のＳ／Ｄ領域57）上に形
成された例えば層間絶縁膜58上にエッチングストッパと
なるSi3N4 膜59を形成し、次いでその上に第１のスペー
サ用絶縁膜69を形成し、次いでその上に第１層フィン61
A になる第１のポリSi層70を形成し、次いでその上に第
２のスペーサ用絶縁膜71を形成し、次いで上記積層膜に
Si基板51（第２のＳ／Ｄ領域57）面を表出する第１のコ
ンタクト窓60を形成する。
は、図７の工程断面図を参照して示す下記の方法により
形成される。 図７(a) 参照 即ち、Si基板51（詳しくは第２のＳ／Ｄ領域57）上に形
成された例えば層間絶縁膜58上にエッチングストッパと
なるSi3N4 膜59を形成し、次いでその上に第１のスペー
サ用絶縁膜69を形成し、次いでその上に第１層フィン61
A になる第１のポリSi層70を形成し、次いでその上に第
２のスペーサ用絶縁膜71を形成し、次いで上記積層膜に
Si基板51（第２のＳ／Ｄ領域57）面を表出する第１のコ
ンタクト窓60を形成する。
【０００８】図７(b) 参照 次いで、コンタクト窓60の内面を含む第２のスペーサ用
絶縁膜71上に第２層フィン61B になる第１のポリSi層70
と等しい厚さの第２のポリSi層72を形成する。
絶縁膜71上に第２層フィン61B になる第１のポリSi層70
と等しい厚さの第２のポリSi層72を形成する。
【０００９】図７(c) 参照 次いで、前記Si3N4 膜59をストッパにし、第２のポリSi
層72、第２のスペーサ用絶縁膜71、第１のポリSi層70、
第１のスペーサ用絶縁膜69を一括蓄積電極形状73にパタ
ーニングする。
層72、第２のスペーサ用絶縁膜71、第１のポリSi層70、
第１のスペーサ用絶縁膜69を一括蓄積電極形状73にパタ
ーニングする。
【００１０】図７(d) 参照 次いで、第１のスペーサ用絶縁膜69及び第２のスペーサ
用絶縁膜71をウェットエッチング手段で除去し、例えば
第１のポリSi層70からなる第１層フィン61A 及び第２の
ポリSi層72からなる第２層フィン61B を有する多層フィ
ン構造の蓄積電極61を形成する方法である。
用絶縁膜71をウェットエッチング手段で除去し、例えば
第１のポリSi層70からなる第１層フィン61A 及び第２の
ポリSi層72からなる第２層フィン61B を有する多層フィ
ン構造の蓄積電極61を形成する方法である。
【００１１】
【発明が解決しようとする課題】しかし上記形成工程に
よると、従来のように各層フィンの膜厚が一様な場合、
蓄積電極61のフィンの層数を増し、且つその高さを低く
抑えるためにフィン61A、61B 等の膜厚を薄くして行っ
た際には、図８に示すように、下層の例えば第１層フィ
ン61A の垂れ下がりが皆無或いは僅かであっても、最上
層の例えば第２層フィン61B が大きく垂れ下がってその
先端部が下層のフィン61A 上に接触し、蓄積容量の低下
を招くという問題があった。
よると、従来のように各層フィンの膜厚が一様な場合、
蓄積電極61のフィンの層数を増し、且つその高さを低く
抑えるためにフィン61A、61B 等の膜厚を薄くして行っ
た際には、図８に示すように、下層の例えば第１層フィ
ン61A の垂れ下がりが皆無或いは僅かであっても、最上
層の例えば第２層フィン61B が大きく垂れ下がってその
先端部が下層のフィン61A 上に接触し、蓄積容量の低下
を招くという問題があった。
【００１２】そこで本発明は、全体の高さを極力低く抑
え、且つフィンの垂れ下がりによる蓄積容量の低下を防
止し得る多層蓄積電極の構造を提供することを目的とす
る。
え、且つフィンの垂れ下がりによる蓄積容量の低下を防
止し得る多層蓄積電極の構造を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】上記課題は、階層状に形
成された複数層のフィンを有する多層フィン構造の蓄積
電極を備えたダイナミック型メモリセルを有し、該複数
層のフィンの一部の層若しくは総ての層の厚さが異なっ
ている本発明による半導体記憶装置、若しくは階層状に
形成された複数層のフィンを有する多層フィン構造の蓄
積電極を備えたダイナミック型メモリセルを有し、該複
数層のフィンの中の少なくとも最上層のフィンが、他の
層のフィンよりも厚く形成されている本発明による半導
体記憶装置、若しくは階層状に形成された複数層のフィ
ンを有する多層フィン構造の蓄積電極を備えたダイナミ
ック型メモリセルを有し、該複数層のフィンの厚さが、
上層のフィンほど厚く形成されている本発明による半導
体記憶装置によって解決される。
成された複数層のフィンを有する多層フィン構造の蓄積
電極を備えたダイナミック型メモリセルを有し、該複数
層のフィンの一部の層若しくは総ての層の厚さが異なっ
ている本発明による半導体記憶装置、若しくは階層状に
形成された複数層のフィンを有する多層フィン構造の蓄
積電極を備えたダイナミック型メモリセルを有し、該複
数層のフィンの中の少なくとも最上層のフィンが、他の
層のフィンよりも厚く形成されている本発明による半導
体記憶装置、若しくは階層状に形成された複数層のフィ
ンを有する多層フィン構造の蓄積電極を備えたダイナミ
ック型メモリセルを有し、該複数層のフィンの厚さが、
上層のフィンほど厚く形成されている本発明による半導
体記憶装置によって解決される。
【００１４】
【作用】図１は本発明の原理説明用模式断面図で、(a)
は本発明に係る第１の構造、(b) は第２の構造である。
は本発明に係る第１の構造、(b) は第２の構造である。
【００１５】同図において、１は半導体基板、２は蓄積
ノード拡散層、３は絶縁膜、４は蓄積電極パターニング
の際のエッチングストッパ膜、５はコンタクト窓、６は
多層フィン構造蓄積電極、6Aは第１層フィン、6Bは第２
層フィン、6Cは第３層（最上層）フィン、6Sは支軸部を
示す。
ノード拡散層、３は絶縁膜、４は蓄積電極パターニング
の際のエッチングストッパ膜、５はコンタクト窓、６は
多層フィン構造蓄積電極、6Aは第１層フィン、6Bは第２
層フィン、6Cは第３層（最上層）フィン、6Sは支軸部を
示す。
【００１６】従来の問題点で述べたように、多層フィン
構造蓄積電極において、各層のフィンを一様な厚さに形
成し、且つその厚さを極度に薄くして行った場合には、
それを形成する工程において、スペーサ用絶縁膜とフィ
ン用の導電膜とが交互に積層された際に下部からの応力
を最も大きく受けており、且つスペーサ用絶縁膜をエッ
チング除去する際に下部に向かう応力を最も大きく受け
ると思われる最上層のフィンに垂れ下がり変形が最も多
く発生し、その変形の度合いは、前記応力が順次小さく
なると思われる下層のフィン程小さくなるという現象が
ある。
構造蓄積電極において、各層のフィンを一様な厚さに形
成し、且つその厚さを極度に薄くして行った場合には、
それを形成する工程において、スペーサ用絶縁膜とフィ
ン用の導電膜とが交互に積層された際に下部からの応力
を最も大きく受けており、且つスペーサ用絶縁膜をエッ
チング除去する際に下部に向かう応力を最も大きく受け
ると思われる最上層のフィンに垂れ下がり変形が最も多
く発生し、その変形の度合いは、前記応力が順次小さく
なると思われる下層のフィン程小さくなるという現象が
ある。
【００１７】そこで本発明に係る第１の構造において
は、図１(a) に示すように前記垂れ下がり変形の最も生
じ易い最上層（第３層）フィン6Cを垂れ下がりの応力に
耐え得る程度に厚く形成し、最上層フィン6Cに比べて変
形の生じにくい最上層以外の総ての層のフィン即ち第２
層フィン6Bと第１層フィン6Cの厚さを、最上層フィン6C
よりも薄く、且つ最上層以外の層において垂れ下がり変
形を生じない程度の最小の厚さに均一に形成し、これに
よって蓄積電極６の全体の高さ(h6)を極力低く抑えつ
つ、フィンの垂れ下がり変形による蓄積容量の減少の防
止がなされる。
は、図１(a) に示すように前記垂れ下がり変形の最も生
じ易い最上層（第３層）フィン6Cを垂れ下がりの応力に
耐え得る程度に厚く形成し、最上層フィン6Cに比べて変
形の生じにくい最上層以外の総ての層のフィン即ち第２
層フィン6Bと第１層フィン6Cの厚さを、最上層フィン6C
よりも薄く、且つ最上層以外の層において垂れ下がり変
形を生じない程度の最小の厚さに均一に形成し、これに
よって蓄積電極６の全体の高さ(h6)を極力低く抑えつ
つ、フィンの垂れ下がり変形による蓄積容量の減少の防
止がなされる。
【００１８】また本発明に係る第２の構造においては、
前記垂れ下がり変形の最も激しい最上層のフィン6Cの膜
厚を変形に耐え得るように最も厚く形成し、且つ前記応
力によると考えられる垂れ下がり変形の度合いが順次小
さくなる第２層フィン6B、第１層フィン6Aに行くに従っ
て、変形を生じない程度にフィンの膜厚を順次減少せし
め、これによって蓄積電極の全体の高さを極力低く抑え
つつ、フィンの垂れ下がり変形による蓄積容量の減少の
防止がなされる。
前記垂れ下がり変形の最も激しい最上層のフィン6Cの膜
厚を変形に耐え得るように最も厚く形成し、且つ前記応
力によると考えられる垂れ下がり変形の度合いが順次小
さくなる第２層フィン6B、第１層フィン6Aに行くに従っ
て、変形を生じない程度にフィンの膜厚を順次減少せし
め、これによって蓄積電極の全体の高さを極力低く抑え
つつ、フィンの垂れ下がり変形による蓄積容量の減少の
防止がなされる。
【００１９】
【実施例】以下本発明を、実施例について、製造工程に
従って説明する。図２及び図３は本発明に係る第１の構
造の一実施例に係る工程断面図、図４は本発明に係る第
２の構造の一実施例に係る工程断面図である。
従って説明する。図２及び図３は本発明に係る第１の構
造の一実施例に係る工程断面図、図４は本発明に係る第
２の構造の一実施例に係る工程断面図である。
【００２０】全図を通じ同一対象物は同一符合で示す。 図２(a) 参照 本発明に係る第１の構造を有する例えば３層フィン構造
の蓄積電極を用いて構成される蓄積キャパシタを有する
ＤＲＡＭセルは、例えば、ｐ型Si基板11面に通常の方法
によりセル領域12を画定表出するフィールド酸化膜13を
形成し、素子領域12上に、ゲート酸化膜14を介してゲー
ト電極15を形成し、ゲート電極15をマスクにして不純物
を導入してセル領域12に、ビット線が接続される第１の
ｎ+ 型Ｓ／Ｄ領域16及び蓄積ノードとなる第２のｎ+ 型
Ｓ／Ｄ領域17を形成することによりトランスファトラン
ジスタ(TT)を形成した後、CVD 法を用いて、上記基板上
に例えばCVD-SiO2からなる厚さ3000Å程度の第１の層間
絶縁膜18、蓄積電極パターニングの際のエッチングスト
ッパとなる厚さ 400〜600 Å程度のSi3N4 膜19、厚さ 3
00Å程度の第１のSiO2スペーサ膜20、厚さ 200Å程度の
第１のｎ+ 型ドープドポリSi層21、厚さ 300Å程度の第
２のSiO2スペーサ膜22、厚さ 200Å程度の第２のｎ+ 型
ドープドポリSi層23、厚さ 300Å程度の第３のSiO2スペ
ーサ膜24を順次形成する。
の蓄積電極を用いて構成される蓄積キャパシタを有する
ＤＲＡＭセルは、例えば、ｐ型Si基板11面に通常の方法
によりセル領域12を画定表出するフィールド酸化膜13を
形成し、素子領域12上に、ゲート酸化膜14を介してゲー
ト電極15を形成し、ゲート電極15をマスクにして不純物
を導入してセル領域12に、ビット線が接続される第１の
ｎ+ 型Ｓ／Ｄ領域16及び蓄積ノードとなる第２のｎ+ 型
Ｓ／Ｄ領域17を形成することによりトランスファトラン
ジスタ(TT)を形成した後、CVD 法を用いて、上記基板上
に例えばCVD-SiO2からなる厚さ3000Å程度の第１の層間
絶縁膜18、蓄積電極パターニングの際のエッチングスト
ッパとなる厚さ 400〜600 Å程度のSi3N4 膜19、厚さ 3
00Å程度の第１のSiO2スペーサ膜20、厚さ 200Å程度の
第１のｎ+ 型ドープドポリSi層21、厚さ 300Å程度の第
２のSiO2スペーサ膜22、厚さ 200Å程度の第２のｎ+ 型
ドープドポリSi層23、厚さ 300Å程度の第３のSiO2スペ
ーサ膜24を順次形成する。
【００２１】図２(b) 参照 次いで、上記第１の層間絶縁膜18、Si3N4 膜19、第１の
SiO2スペーサ膜20、第１のｎ+ 型ドープドポリSi層21、
第２のSiO2スペーサ膜22、第２のｎ+ 型ドープドポリSi
層23、第３のSiO2スペーサ膜24にリアクティブイオンエ
ッチング(RIE)処理により、それらを貫通し第２のｎ+
型Ｓ／Ｄ領域17面を表出する第１のコンタクト窓25を形
成する。ここで、RIE 処理のエッチングガスには、例え
ば、絶縁膜、SiO2膜、Si3N4 膜に(CF4＋CHF3) ガスが、
ポリSi層には(HBr) ガスがそれぞれ用いられる。
SiO2スペーサ膜20、第１のｎ+ 型ドープドポリSi層21、
第２のSiO2スペーサ膜22、第２のｎ+ 型ドープドポリSi
層23、第３のSiO2スペーサ膜24にリアクティブイオンエ
ッチング(RIE)処理により、それらを貫通し第２のｎ+
型Ｓ／Ｄ領域17面を表出する第１のコンタクト窓25を形
成する。ここで、RIE 処理のエッチングガスには、例え
ば、絶縁膜、SiO2膜、Si3N4 膜に(CF4＋CHF3) ガスが、
ポリSi層には(HBr) ガスがそれぞれ用いられる。
【００２２】図２(c) 参照 次いで、CVD 法により、第１のコンタクト窓25の内面及
び第３のSiO2スペーサ膜24上に厚さ 500Å程度の第３の
ｎ+ 型ドープドポリSi層26を形成する。
び第３のSiO2スペーサ膜24上に厚さ 500Å程度の第３の
ｎ+ 型ドープドポリSi層26を形成する。
【００２３】図２(d) 参照 次いで、エッチングにRIE 処理を用いるフォトリソグラ
フィ手段により、Si3N 4 膜19の上部の積層膜をSi3N4 膜
19をエッチングストッパにして例えば3000Å□程度の蓄
積電極形状27にパターニングする。エッチングガスに
は、例えば、前記コンタクト窓25形成の場合と同様のガ
スが用いられる。
フィ手段により、Si3N 4 膜19の上部の積層膜をSi3N4 膜
19をエッチングストッパにして例えば3000Å□程度の蓄
積電極形状27にパターニングする。エッチングガスに
は、例えば、前記コンタクト窓25形成の場合と同様のガ
スが用いられる。
【００２４】図３(a) 参照 次いで、弗酸系の液によるウェットエッチングにより、
第１、第２、第３のSiO2スペーサ膜20、22、24を除去し
て、厚さ500Å程度の厚い第３のｎ+ 型ドープドポリSi
層26からなる第３層（際上層）フィン28F3と支軸28S を
有し、この支軸28S に支えられた、厚さ 200Å程度の第
１のｎ+ 型ドープドポリSi層21からなる第１層フィン28
F1及び、同様の厚さの第２のｎ+ 型ドープドポリSi層23
からなる第２層フィン28F2を有する３層フィン構造蓄積
電極28を形成する。
第１、第２、第３のSiO2スペーサ膜20、22、24を除去し
て、厚さ500Å程度の厚い第３のｎ+ 型ドープドポリSi
層26からなる第３層（際上層）フィン28F3と支軸28S を
有し、この支軸28S に支えられた、厚さ 200Å程度の第
１のｎ+ 型ドープドポリSi層21からなる第１層フィン28
F1及び、同様の厚さの第２のｎ+ 型ドープドポリSi層23
からなる第２層フィン28F2を有する３層フィン構造蓄積
電極28を形成する。
【００２５】なお、ここで第３層フィンの厚さを第１、
第２のフィンと等しい200Åの厚さにしていた従来の構
造において30％程度の割合で頻発していた第３層フィン
の下層フィンに達する垂れ下がり変形は、この実施例に
おいては皆無であった。
第２のフィンと等しい200Åの厚さにしていた従来の構
造において30％程度の割合で頻発していた第３層フィン
の下層フィンに達する垂れ下がり変形は、この実施例に
おいては皆無であった。
【００２６】図３(b) 参照 次いで従来通り、３層フィン構造蓄積電極28の表面に、
厚さ50Å程度のSi3N4 膜を形成し、その表面部を熱酸化
することにより(Si3N4＋SiO2) 構造の誘電体膜29を形成
し、次いでこの基板上にCVD 法により厚さ1000Å程度の
第４のｎ+ 型ドープドポリSi層を形成し、RIE 処理によ
りこのポリSi層のパターニングを行ってｎ+ 型ドープド
ポリSiからなるセルプレート（対抗電極）30を形成す
る。
厚さ50Å程度のSi3N4 膜を形成し、その表面部を熱酸化
することにより(Si3N4＋SiO2) 構造の誘電体膜29を形成
し、次いでこの基板上にCVD 法により厚さ1000Å程度の
第４のｎ+ 型ドープドポリSi層を形成し、RIE 処理によ
りこのポリSi層のパターニングを行ってｎ+ 型ドープド
ポリSiからなるセルプレート（対抗電極）30を形成す
る。
【００２７】図３(c) 参照 次いで従来通りの方法により、上記基板上に第２の層間
絶縁膜31を形成し、この第２の層間絶縁膜31及び前記Si
3N4 膜19、第１の層間絶縁膜18等を貫通して第１のｎ+
型Ｓ／Ｄ領域16を表出する第２のコンタクト窓32を形成
し、このコンタクト窓32上にAl等からなるビット線33を
形成し、本発明の第１の構造に係る蓄積キャパシタを有
するＤＲＡＭセルが完成する。
絶縁膜31を形成し、この第２の層間絶縁膜31及び前記Si
3N4 膜19、第１の層間絶縁膜18等を貫通して第１のｎ+
型Ｓ／Ｄ領域16を表出する第２のコンタクト窓32を形成
し、このコンタクト窓32上にAl等からなるビット線33を
形成し、本発明の第１の構造に係る蓄積キャパシタを有
するＤＲＡＭセルが完成する。
【００２８】図４(a) 参照 また、本発明の第２の構造に係る蓄積キャパシタを有す
るＤＲＡＭを形成するに際しては、前記実施例同様、ト
ランスファトランジスタ(TT)の形成された基板上に第１
の層間絶縁膜18とSi3N4 膜19を形成した後、その上に、
厚さ 300Å程度の第１のSiO2スペーサ膜20、厚さ 200Å
程度の第１のｎ+ 型ドープドポリSi層21、厚さ 300Å程
度の第２のSiO2スペーサ膜22、厚さ 350Å程度の第２の
ｎ+ 型ドープドポリSi層23′、厚さ 300Å程度の第３の
SiO2スペーサ膜24を順次形成し、次いで前記実施例同様
の方法により第１のコンタクト窓25を形成する。
るＤＲＡＭを形成するに際しては、前記実施例同様、ト
ランスファトランジスタ(TT)の形成された基板上に第１
の層間絶縁膜18とSi3N4 膜19を形成した後、その上に、
厚さ 300Å程度の第１のSiO2スペーサ膜20、厚さ 200Å
程度の第１のｎ+ 型ドープドポリSi層21、厚さ 300Å程
度の第２のSiO2スペーサ膜22、厚さ 350Å程度の第２の
ｎ+ 型ドープドポリSi層23′、厚さ 300Å程度の第３の
SiO2スペーサ膜24を順次形成し、次いで前記実施例同様
の方法により第１のコンタクト窓25を形成する。
【００２９】図４(b) 参照 次いで前記実施例同様、第１のコンタクト窓25の内面及
び第３のSiO2スペーサ膜24上に厚さ 500Å程度の第３の
ｎ+ 型ドープドポリSi層26を形成し、Si3N4 膜19の上部
の積層膜をSi3N4 膜19をエッチングストッパにして例え
ば3000Å□程度の蓄積電極形状27にパターニングし、弗
酸系の液によるウェットエッチングにより、第１、第
２、第３のSiO2スペーサ膜20、22、24を除去して、厚さ
500Å程度の厚い第３のｎ+ 型ドープドポリSi層26から
なる第３層（際上層）フィン28F3と支軸28S を有し、こ
の支軸28S に支えられた、厚さ 350Å程度の第２のｎ+
型ドープドポリSi層23′からなる第２層フィン28F2及び
厚さ200 Å程度の第１のｎ+ 型ドープドポリSi層21から
なる第１層フィン28F1を有する３層フィン構造蓄積電極
28′を形成する。
び第３のSiO2スペーサ膜24上に厚さ 500Å程度の第３の
ｎ+ 型ドープドポリSi層26を形成し、Si3N4 膜19の上部
の積層膜をSi3N4 膜19をエッチングストッパにして例え
ば3000Å□程度の蓄積電極形状27にパターニングし、弗
酸系の液によるウェットエッチングにより、第１、第
２、第３のSiO2スペーサ膜20、22、24を除去して、厚さ
500Å程度の厚い第３のｎ+ 型ドープドポリSi層26から
なる第３層（際上層）フィン28F3と支軸28S を有し、こ
の支軸28S に支えられた、厚さ 350Å程度の第２のｎ+
型ドープドポリSi層23′からなる第２層フィン28F2及び
厚さ200 Å程度の第１のｎ+ 型ドープドポリSi層21から
なる第１層フィン28F1を有する３層フィン構造蓄積電極
28′を形成する。
【００３０】なお、ここで第３層フィンの厚さを第１、
第２のフィンと等しい200Åの厚さにしていた従来の構
造において頻発していた第３層フィンの下層フィンに達
する垂れ下がり変形は、前記実施例同様皆無であると共
に、従来構造において稀に発生していた第２層フィンの
垂れ下がり変形も皆無であった。
第２のフィンと等しい200Åの厚さにしていた従来の構
造において頻発していた第３層フィンの下層フィンに達
する垂れ下がり変形は、前記実施例同様皆無であると共
に、従来構造において稀に発生していた第２層フィンの
垂れ下がり変形も皆無であった。
【００３１】以後、前記実施例同様の工程を経て、本発
明の第２の構造に係る蓄積キャパシタを有するＤＲＡＭ
セルは完成する。
明の第２の構造に係る蓄積キャパシタを有するＤＲＡＭ
セルは完成する。
【００３２】
【発明の効果】以上実施例において述べたように、本発
明に係る多層フィン構造の蓄積電極においては、蓄積電
極全体の高さを低く抑えてＤＲＡＭ表面の段差を軽減
し、且つその形成に際して、上層のフィンが下層のフィ
ンに接触するような垂れ下がり変形を生ぜずＤＲＡＭを
構成するすべてのセルの蓄積電極の蓄積容量を所定の値
に均一に保つことができる。従って本発明は、ＤＲＡＭ
の歩留り及び信頼性を向上するうえに極めて有効であ
る。
明に係る多層フィン構造の蓄積電極においては、蓄積電
極全体の高さを低く抑えてＤＲＡＭ表面の段差を軽減
し、且つその形成に際して、上層のフィンが下層のフィ
ンに接触するような垂れ下がり変形を生ぜずＤＲＡＭを
構成するすべてのセルの蓄積電極の蓄積容量を所定の値
に均一に保つことができる。従って本発明は、ＤＲＡＭ
の歩留り及び信頼性を向上するうえに極めて有効であ
る。
【図１】 本発明の原理説明用模式断面図
【図２】 本発明に係る第１の構造の一実施例に係る工
程断面図（その１）
程断面図（その１）
【図３】 本発明に係る第１の構造の一実施例に係る工
程断面図（その２）
程断面図（その２）
【図４】 本発明に係る第２の構造の一実施例の工程断
面図
面図
【図５】 ＤＲＡＭセルの模式断面図
【図６】 従来の多層フィン構造蓄積電極の模式断面図
【図７】 従来の多層フィン構造蓄積電極の形成工程断
面図
面図
【図８】 従来構造の問題点を示す模式断面図
１ 半導体基板 ２ 蓄積ノード拡散層 ３ 絶縁膜 ４ エッチングストッパ膜 ５ コンタクト窓 ６ 多層フィン構造蓄積電極 6A 第１層フィン 6B 第２層フィン 6C 第３層フィン 6S 支軸部 h6 蓄積電極の高さ T A 、T B 、T C フィンの厚さ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−211767（ＪＰ，Ａ) 特開 平４−69968（ＪＰ，Ａ) 特開 平２−26065（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (3)
- 【請求項１】 階層状に形成された複数層のフィンを有
する多層フィン構造の蓄積電極を備えたダイナミック型
メモリセルを有し、 該複数層のフィンの一部の層若しくは総ての層の厚さが
異なっていることを特徴とする半導体記憶装置。 - 【請求項２】 階層状に形成された複数層のフィンを有
する多層フィン構造の蓄積電極を備えたダイナミック型
メモリセルを有し、 該複数層のフィンの中の少なくとも最上層のフィンが、
他の層のフィンよりも厚く形成されていることを特徴と
する半導体記憶装置。 - 【請求項３】 階層状に形成された複数層のフィンを有
する多層フィン構造の蓄積電極を備えたダイナミック型
メモリセルを有し、 該複数層のフィンの厚さが、上層のフィンほど厚く形成
されていることを特徴とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239045A JP3044861B2 (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
| DE69230156T DE69230156T2 (de) | 1991-07-25 | 1992-07-17 | Herstellungsverfahren für Kondensator mit gestapelter Flossenstruktur und mit reduzierter Flossendicke |
| EP92112279A EP0528183B1 (en) | 1991-07-25 | 1992-07-17 | Method for fabricating a dynamic random access memory having a stacked fin capacitor with reduced fin thickness |
| EP97103295A EP0782195B1 (en) | 1991-07-25 | 1992-07-17 | Method for dynamic random access memory having a stacked fin capacitor with reduced fin thickness |
| KR1019920013316A KR960005243B1 (ko) | 1991-02-19 | 1992-07-24 | 핀의두께가축소된층적핀축전기가있는다이나믹랜덤액세스(dram) |
| US08/141,691 US5661340A (en) | 1991-07-25 | 1993-10-26 | Dynamic random access memory having a stacked fin capacitor with reduced fin thickness |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239045A JP3044861B2 (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582750A JPH0582750A (ja) | 1993-04-02 |
| JP3044861B2 true JP3044861B2 (ja) | 2000-05-22 |
Family
ID=17039058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3239045A Expired - Fee Related JP3044861B2 (ja) | 1991-02-19 | 1991-09-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3044861B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202017A (ja) * | 1993-12-28 | 1995-08-04 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JP2785766B2 (ja) * | 1995-09-29 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100238615B1 (ko) * | 1996-06-04 | 2000-01-15 | 가네꼬 히사시 | 스택된 캐패시터를 갖는 반도체 기억장치의 제조 방법 |
| US6064085A (en) * | 1998-06-03 | 2000-05-16 | Texas Instruments-Acer Incorporated | DRAM cell with a multiple fin-shaped structure capacitor |
-
1991
- 1991-09-19 JP JP3239045A patent/JP3044861B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582750A (ja) | 1993-04-02 |
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