JP2809185B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体記憶装置のキャパシタのフィン型
蓄積電極に関する。
法に関し、特に半導体記憶装置のキャパシタのフィン型
蓄積電極に関する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる１ギガビット
（１Ｇｂ）ＤＲＡＭにおいても、スタック構造のキャパ
シタは有効であると考えられている。
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる１ギガビット
（１Ｇｂ）ＤＲＡＭにおいても、スタック構造のキャパ
シタは有効であると考えられている。
【０００５】このスタック構造のキャパシタ（以下、ス
タック型のキャパシタと呼称する）としてフィン構造の
ものが種々に提案されている。例えば、インターナショ
ナルエレクトロン デバイス ミーティング（ＩＮＴＥ
ＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
Ｓ ＭＥＥＴＩＮＧ）１９８８年５９３〜５９５頁の３
ディメンジョナル スタックトキャパシタ セル フォ
ー １６メガ アンド６４メガ ＤＲＡＭｓ（３−ＤＩ
ＭＥＮＳＩＯＮＡＬ ＳＴＡＣＫＥＤ ＣＡＰＡＳＩＴ
ＯＲ ＣＥＬＬ ＦＯＲ １６Ｍ ＡＮＤ ６４Ｍ Ｄ
ＲＡＭＳ）と題する論文や、特開平５−２９１５２４号
公報において、キャパシタ電極をフィン構造にしキャパ
シタの下部電極となる情報蓄積電極の表面積を増加させ
ることが示されている。しかし、蓄積電極の表面積を増
加されるために、フィン状の導電層を多層にしていくと
フィン構造の強度が低下しフィン状の導電層が湾曲し
て、キャパシタ容量の信頼性が低下するようになる。そ
こで、後者においては、将来のＤＲＡＭ対応としてフィ
ン状の導電層を多層にする場合でもフィン構造を強化で
きる方法が提案されている。
タック型のキャパシタと呼称する）としてフィン構造の
ものが種々に提案されている。例えば、インターナショ
ナルエレクトロン デバイス ミーティング（ＩＮＴＥ
ＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
Ｓ ＭＥＥＴＩＮＧ）１９８８年５９３〜５９５頁の３
ディメンジョナル スタックトキャパシタ セル フォ
ー １６メガ アンド６４メガ ＤＲＡＭｓ（３−ＤＩ
ＭＥＮＳＩＯＮＡＬ ＳＴＡＣＫＥＤ ＣＡＰＡＳＩＴ
ＯＲ ＣＥＬＬ ＦＯＲ １６Ｍ ＡＮＤ ６４Ｍ Ｄ
ＲＡＭＳ）と題する論文や、特開平５−２９１５２４号
公報において、キャパシタ電極をフィン構造にしキャパ
シタの下部電極となる情報蓄積電極の表面積を増加させ
ることが示されている。しかし、蓄積電極の表面積を増
加されるために、フィン状の導電層を多層にしていくと
フィン構造の強度が低下しフィン状の導電層が湾曲し
て、キャパシタ容量の信頼性が低下するようになる。そ
こで、後者においては、将来のＤＲＡＭ対応としてフィ
ン状の導電層を多層にする場合でもフィン構造を強化で
きる方法が提案されている。
【０００６】以下、上記特開平５−２９１５２４号公報
に記載の従来のフィン型蓄積電極を有する半導体記憶装
置の製造方法を図８を用いて説明する。図８（ａ）に示
すように、半導体基板５１上に層間絶縁膜としてシリコ
ン酸化膜５２を形成した後、シリコン酸化膜５２上にシ
リコン窒化膜５３を形成する。シリコン窒化膜５３は、
後工程で積層されたシリコン酸化膜をＨＦ（フッ酸）エ
ッチングする際に、下層のシリコン酸化膜５２を保護す
るためのマスクとなるものである。シリコン窒化膜５３
上にシリコン酸化膜５４を形成した後、シリコン窒化膜
５５を形成して、その上にフィン型蓄積電極の第１導電
層となる多結晶シリコン層５６を形成する。次に、多結
晶シリコン層５６上にシリコン酸化膜５７を形成した
後、シリコン窒化膜５８を形成し、その上にフィン型蓄
積電極の第２導電層となる多結晶シリコン層５９を形成
する。次に、多結晶シリコン層５９上にシリコン酸化膜
６０を形成した後、シリコン窒化膜６１を形成する。
に記載の従来のフィン型蓄積電極を有する半導体記憶装
置の製造方法を図８を用いて説明する。図８（ａ）に示
すように、半導体基板５１上に層間絶縁膜としてシリコ
ン酸化膜５２を形成した後、シリコン酸化膜５２上にシ
リコン窒化膜５３を形成する。シリコン窒化膜５３は、
後工程で積層されたシリコン酸化膜をＨＦ（フッ酸）エ
ッチングする際に、下層のシリコン酸化膜５２を保護す
るためのマスクとなるものである。シリコン窒化膜５３
上にシリコン酸化膜５４を形成した後、シリコン窒化膜
５５を形成して、その上にフィン型蓄積電極の第１導電
層となる多結晶シリコン層５６を形成する。次に、多結
晶シリコン層５６上にシリコン酸化膜５７を形成した
後、シリコン窒化膜５８を形成し、その上にフィン型蓄
積電極の第２導電層となる多結晶シリコン層５９を形成
する。次に、多結晶シリコン層５９上にシリコン酸化膜
６０を形成した後、シリコン窒化膜６１を形成する。
【０００７】次に、図８（ｂ）に示すように、半導体基
板５１表面が露出する深さのコンタクトホール６２を開
口する。次に、図８（ｃ）に示すように、全面に多結晶
シリコンを堆積して、半導体基板５１とその後形成され
るキャパシタとをコンタクトし、またフィン型蓄積電極
の第３導電層となる多結晶シリコン６３を形成する。次
に、パターニングして多結晶シリコン６３、シリコン窒
化膜６１、シリコン酸化膜５９、多結晶シリコン層５
７、シリコン窒化膜５８、シリコン酸化膜５７、多結晶
シリコン層５６、シリコン窒化膜５５を順次エッチング
する。このようにして、図８（ｄ）に示すような構造に
なる。
板５１表面が露出する深さのコンタクトホール６２を開
口する。次に、図８（ｃ）に示すように、全面に多結晶
シリコンを堆積して、半導体基板５１とその後形成され
るキャパシタとをコンタクトし、またフィン型蓄積電極
の第３導電層となる多結晶シリコン６３を形成する。次
に、パターニングして多結晶シリコン６３、シリコン窒
化膜６１、シリコン酸化膜５９、多結晶シリコン層５
７、シリコン窒化膜５８、シリコン酸化膜５７、多結晶
シリコン層５６、シリコン窒化膜５５を順次エッチング
する。このようにして、図８（ｄ）に示すような構造に
なる。
【０００８】次に、ＨＦ溶液により、シリコン酸化膜５
４、５７、６０を等方的にエッチング除去する。これに
より図８（ｅ）に示すように、フィン型蓄積電極６４が
形成される。ここで、フィン型蓄積電極６４は、各導電
層がシリコン窒化膜５５、５８、６１で下支えされる構
造になっている。この構造では必要な容量に応じてフィ
ンの枚数を増加することができるので、微細化してもフ
ィン状の導電層の多層化それに伴う容量増加が容易にな
る。
４、５７、６０を等方的にエッチング除去する。これに
より図８（ｅ）に示すように、フィン型蓄積電極６４が
形成される。ここで、フィン型蓄積電極６４は、各導電
層がシリコン窒化膜５５、５８、６１で下支えされる構
造になっている。この構造では必要な容量に応じてフィ
ンの枚数を増加することができるので、微細化してもフ
ィン状の導電層の多層化それに伴う容量増加が容易にな
る。
【０００９】
【発明が解決しようとする課題】先述した従来の技術で
使用されるシリコン窒化膜５５、５８および６１は、フ
ィン型蓄積電極の各導電層が湾曲し各導電層同士が接触
するのを防止するための支持層である。しかし、このシ
リコン窒化膜の支持層が導電層の表面にあるため、フィ
ン型蓄積電極の容量絶縁膜の薄膜化が不可能となり、キ
ャパシタの容量値の増加が困難になる。
使用されるシリコン窒化膜５５、５８および６１は、フ
ィン型蓄積電極の各導電層が湾曲し各導電層同士が接触
するのを防止するための支持層である。しかし、このシ
リコン窒化膜の支持層が導電層の表面にあるため、フィ
ン型蓄積電極の容量絶縁膜の薄膜化が不可能となり、キ
ャパシタの容量値の増加が困難になる。
【００１０】また、シリコン窒化膜のエッチングも必要
となり、エッチング時間が長くなるため、量産工程を考
えるとフィン状の導電層の多層化には限界がある。この
シリコン窒化膜が必要なのは、コンタクトホール６２の
大きさに対してフィン状の導電層寸法が長くなり、フィ
ン状の導電層が湾曲するようになるためである。コンタ
クトホールの寸法を大きくし、フィン状の導電層の長さ
を短くすれば湾曲がなくなり、シリコン窒化膜が不必要
になる。しかしながら、コンタクトホールの開口寸法
は、下層の配線（ワード線およびビット線）のピッチで
決まる。ここで、このピッチはセル面積を縮小するため
に通常最小寸法となっており、コンタクトホールの開口
寸法を大きくすると、下層の配線と電気的にショートし
てしまう。また、コンタクトホールの開口寸法がフィン
型蓄積電極に対して余りにも小さい場合、蓄積電極全体
が倒れたり剥れたりする。
となり、エッチング時間が長くなるため、量産工程を考
えるとフィン状の導電層の多層化には限界がある。この
シリコン窒化膜が必要なのは、コンタクトホール６２の
大きさに対してフィン状の導電層寸法が長くなり、フィ
ン状の導電層が湾曲するようになるためである。コンタ
クトホールの寸法を大きくし、フィン状の導電層の長さ
を短くすれば湾曲がなくなり、シリコン窒化膜が不必要
になる。しかしながら、コンタクトホールの開口寸法
は、下層の配線（ワード線およびビット線）のピッチで
決まる。ここで、このピッチはセル面積を縮小するため
に通常最小寸法となっており、コンタクトホールの開口
寸法を大きくすると、下層の配線と電気的にショートし
てしまう。また、コンタクトホールの開口寸法がフィン
型蓄積電極に対して余りにも小さい場合、蓄積電極全体
が倒れたり剥れたりする。
【００１１】本発明の目的は、フィン型蓄積電極の剥れ
あるいは破損を防止し、また各導電層の湾曲を防止し、
キャパシタ容量の減少および信頼性の低下を防止したフ
ィン型蓄積電極を有する半導体装置およびその製造方法
を提供することにある。
あるいは破損を防止し、また各導電層の湾曲を防止し、
キャパシタ容量の減少および信頼性の低下を防止したフ
ィン型蓄積電極を有する半導体装置およびその製造方法
を提供することにある。
【００１２】
【課題を解決するための手段】このために本発明の半導
体装置は、半導体基板上の層間絶縁膜上に形成された蓄
積電極とその対向電極と容量絶縁膜とで構成されるスタ
ック型のキャパシタにおいて、前記蓄積電極が複数のフ
ィン状の導電層と前記導電層を支える支柱部とで構成さ
れ、前記導電層が前記層間絶縁膜上で前記支柱部の表面
に接続され、前記支柱部の一部が前記層間絶縁膜の上部
に埋設され、前記層間絶縁膜内に設けられたコンタクト
・プラグを通して前記支柱部の底部と前記半導体基板の
表面に設けられた拡散層とが電気接続され、前記支柱部
の断面寸法が前記コンタクト・プラグの断面寸法より大
きくなっている。
体装置は、半導体基板上の層間絶縁膜上に形成された蓄
積電極とその対向電極と容量絶縁膜とで構成されるスタ
ック型のキャパシタにおいて、前記蓄積電極が複数のフ
ィン状の導電層と前記導電層を支える支柱部とで構成さ
れ、前記導電層が前記層間絶縁膜上で前記支柱部の表面
に接続され、前記支柱部の一部が前記層間絶縁膜の上部
に埋設され、前記層間絶縁膜内に設けられたコンタクト
・プラグを通して前記支柱部の底部と前記半導体基板の
表面に設けられた拡散層とが電気接続され、前記支柱部
の断面寸法が前記コンタクト・プラグの断面寸法より大
きくなっている。
【００１３】ここで、前記コンタクト・プラグは、その
断面寸法が前記層間絶縁膜中に存在する複数の配線間の
寸法より小さく、前記配線間を貫通して形成されてい
る。
断面寸法が前記層間絶縁膜中に存在する複数の配線間の
寸法より小さく、前記配線間を貫通して形成されてい
る。
【００１４】また、前記フィン状の導電膜は、高濃度不
純物を含む多結晶シリコン膜で形成されている。
純物を含む多結晶シリコン膜で形成されている。
【００１５】本発明の半導体装置の製造方法は、半導体
基板表面上に拡散層と層間絶縁膜を形成する工程と、前
記層間絶縁膜上にスペーサ膜と導電膜との積層を複数回
繰り返す工程と、最上層の導電膜上に最上層絶縁膜を形
成する工程と、前記最上層絶縁膜、スペーサ膜および導
電膜を貫通し前記層間絶縁膜中の上部に達する第１のコ
ンタクト孔を開口する工程と、前記第１のコンタクト孔
の側壁にサイドウォール導電膜を形成する工程と、前記
サイドウォール導電膜をマスクにして前記拡散層に達す
る第２のコンタクト孔を前記層間絶縁膜に形成する工程
と、前記第２のコンタクト孔にコンタクト・プラグを埋
設する工程と、前記スペーサ膜および導電膜をパターニ
ングする工程と、前記パターニングした導電膜のみを残
し前記スペーサ膜をエッチング除去してフィン型蓄積電
極を形成する工程とを含む。
基板表面上に拡散層と層間絶縁膜を形成する工程と、前
記層間絶縁膜上にスペーサ膜と導電膜との積層を複数回
繰り返す工程と、最上層の導電膜上に最上層絶縁膜を形
成する工程と、前記最上層絶縁膜、スペーサ膜および導
電膜を貫通し前記層間絶縁膜中の上部に達する第１のコ
ンタクト孔を開口する工程と、前記第１のコンタクト孔
の側壁にサイドウォール導電膜を形成する工程と、前記
サイドウォール導電膜をマスクにして前記拡散層に達す
る第２のコンタクト孔を前記層間絶縁膜に形成する工程
と、前記第２のコンタクト孔にコンタクト・プラグを埋
設する工程と、前記スペーサ膜および導電膜をパターニ
ングする工程と、前記パターニングした導電膜のみを残
し前記スペーサ膜をエッチング除去してフィン型蓄積電
極を形成する工程とを含む。
【００１６】ここで、前記層間絶縁膜がシリコン酸化膜
であり、前記スペーサ膜がボロンガラスあるいはリンガ
ラスを含むシリコン酸化膜である。
であり、前記スペーサ膜がボロンガラスあるいはリンガ
ラスを含むシリコン酸化膜である。
【００１７】あるいは、半導体装置に製造方法におい
て、前記層間絶縁膜表面にシリコン窒化膜が積層され
る。
て、前記層間絶縁膜表面にシリコン窒化膜が積層され
る。
【００１８】ここで、前記層間絶縁膜およびスペーサ膜
がシリコン酸化膜でもって形成される。
がシリコン酸化膜でもって形成される。
【００１９】また、前記導電膜がリンあるいはヒ素不純
物を含むシリコン薄膜でもって形成される。
物を含むシリコン薄膜でもって形成される。
【００２０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図面を参照して詳細に説明する。図１は本発明による
キャパシタの蓄積電極の断面図である。図１に示すよう
に、導電型がｐ型の半導体基板１上に素子分離絶縁膜２
が形成されている。さらに、導電型がｎ型の拡散層３が
形成されている。そして、これらを被覆する層間絶縁膜
４が形成されている。この層間絶縁膜４中には下層の配
線（例えば，ＤＲＡＭのビット線あるいはワード線）５
が形成されている。そして、層間絶縁膜４上にシリコン
窒化膜６が形成されている。このシリコン窒化膜６は、
後工程で積層されるスペーサ膜をＨＦ溶液でエッチング
する際に、下層となる層間絶縁膜４を保護するためのマ
スクになるものである。
を図面を参照して詳細に説明する。図１は本発明による
キャパシタの蓄積電極の断面図である。図１に示すよう
に、導電型がｐ型の半導体基板１上に素子分離絶縁膜２
が形成されている。さらに、導電型がｎ型の拡散層３が
形成されている。そして、これらを被覆する層間絶縁膜
４が形成されている。この層間絶縁膜４中には下層の配
線（例えば，ＤＲＡＭのビット線あるいはワード線）５
が形成されている。そして、層間絶縁膜４上にシリコン
窒化膜６が形成されている。このシリコン窒化膜６は、
後工程で積層されるスペーサ膜をＨＦ溶液でエッチング
する際に、下層となる層間絶縁膜４を保護するためのマ
スクになるものである。
【００２１】そして、このシリコン窒化膜６上部にフィ
ン状の第１の導電層７、第２の導電層８、第３の導電層
９、第４の導電層１０および第５の導電層１１が形成さ
れる。これらの導電層がフィン型蓄積電極のフィン部を
構成している。
ン状の第１の導電層７、第２の導電層８、第３の導電層
９、第４の導電層１０および第５の導電層１１が形成さ
れる。これらの導電層がフィン型蓄積電極のフィン部を
構成している。
【００２２】さらに、コンタクト孔を通して拡散層３と
電気的に接続し第５の導電層１１上部を被覆し支柱部と
なる支柱導電層１２が設けられている。そして、このフ
ィン型蓄積電極の支柱部を補強するためのサイドウォー
ル導電層１３が形成されてキャパシタ電極を構成するフ
ィン型蓄積電極が形成される。
電気的に接続し第５の導電層１１上部を被覆し支柱部と
なる支柱導電層１２が設けられている。そして、このフ
ィン型蓄積電極の支柱部を補強するためのサイドウォー
ル導電層１３が形成されてキャパシタ電極を構成するフ
ィン型蓄積電極が形成される。
【００２３】図２は、本発明の実施例の半導体装置の製
造方法を説明するための断面図である。ただし本発明の
特徴であるフィン型蓄積電極の形成までの工程を説明す
る。また本発明に関係する部分のみ図示し、半導体装置
に存在するＭＯＳトランジスタのゲート電極やコンタク
ト孔等はここでは省略する。
造方法を説明するための断面図である。ただし本発明の
特徴であるフィン型蓄積電極の形成までの工程を説明す
る。また本発明に関係する部分のみ図示し、半導体装置
に存在するＭＯＳトランジスタのゲート電極やコンタク
ト孔等はここでは省略する。
【００２４】キャパシタの蓄積電極の形成は、図２
（ａ）に示すように、まず初めにｐ型の半導体基板１の
表面を選択的に熱酸化し素子分離絶縁膜２を形成する。
そして、この素子分離絶縁膜２に自己整合的（セルフア
ライン）に拡散層３を形成する。ここで、この拡散層３
の導電型はｎ型である。次に、この素子分離絶縁膜２お
よび拡散層３を被覆する層間絶縁膜４を形成する。ここ
で、この層間絶縁膜４は、化学気相成長（ＣＶＤ）法で
堆積したシリコン酸化膜を化学的機械研磨（ＣＭＰ）法
で平坦化したものである。図２では層間絶縁膜４は単層
で図示されているが、実際は多層の絶縁膜で構成されて
いる。そして、この層間絶縁膜４内には、下層の配線５
すなわちビット線が配設される。
（ａ）に示すように、まず初めにｐ型の半導体基板１の
表面を選択的に熱酸化し素子分離絶縁膜２を形成する。
そして、この素子分離絶縁膜２に自己整合的（セルフア
ライン）に拡散層３を形成する。ここで、この拡散層３
の導電型はｎ型である。次に、この素子分離絶縁膜２お
よび拡散層３を被覆する層間絶縁膜４を形成する。ここ
で、この層間絶縁膜４は、化学気相成長（ＣＶＤ）法で
堆積したシリコン酸化膜を化学的機械研磨（ＣＭＰ）法
で平坦化したものである。図２では層間絶縁膜４は単層
で図示されているが、実際は多層の絶縁膜で構成されて
いる。そして、この層間絶縁膜４内には、下層の配線５
すなわちビット線が配設される。
【００２５】次に、層間絶縁膜４上にシリコン窒化膜６
をＣＶＤ法で堆積させる。ここで、このシリコン窒化膜
６の膜厚は５０〜１００ｎｍ範囲に設定される。このシ
リコン窒化膜６上に第１のスペーサ膜１４ａを形成す
る。このスペーサ膜はＣＶＤ法で堆積させた膜厚５０ｎ
ｍのシリコン酸化膜である。そして、この第１のスペー
サ膜１４ａ上に第１の導電膜７ａを形成する。ここで、
この第１の導電膜７ａはＣＶＤ法で堆積する膜厚が５０
ｎｍの多結晶シリコン膜である。この多結晶シリコン膜
には１０20原子／ｃｍ3 のリン不純物が含有される。
をＣＶＤ法で堆積させる。ここで、このシリコン窒化膜
６の膜厚は５０〜１００ｎｍ範囲に設定される。このシ
リコン窒化膜６上に第１のスペーサ膜１４ａを形成す
る。このスペーサ膜はＣＶＤ法で堆積させた膜厚５０ｎ
ｍのシリコン酸化膜である。そして、この第１のスペー
サ膜１４ａ上に第１の導電膜７ａを形成する。ここで、
この第１の導電膜７ａはＣＶＤ法で堆積する膜厚が５０
ｎｍの多結晶シリコン膜である。この多結晶シリコン膜
には１０20原子／ｃｍ3 のリン不純物が含有される。
【００２６】以下、このスペーサ膜と導電膜とを幾層に
も積層する。すなわち、それぞれ膜厚５０ｎｍの第２の
スペーサ膜１５ａと第２の導電層８ａとを堆積する。そ
して、その上に第３のスペーサ膜１６ａと第３の導電層
９ａを堆積させる。その上に第４のスペーサ膜１７ａと
第４の導電層１０ａを堆積させ、さらに第５のスペーサ
膜１８ａと第５の導電層１１ａを堆積させる。そして、
最後に第６のスペーサ膜１９ａを形成する。
も積層する。すなわち、それぞれ膜厚５０ｎｍの第２の
スペーサ膜１５ａと第２の導電層８ａとを堆積する。そ
して、その上に第３のスペーサ膜１６ａと第３の導電層
９ａを堆積させる。その上に第４のスペーサ膜１７ａと
第４の導電層１０ａを堆積させ、さらに第５のスペーサ
膜１８ａと第５の導電層１１ａを堆積させる。そして、
最後に第６のスペーサ膜１９ａを形成する。
【００２７】次に、図２（ｂ）に示すように、フォトリ
ソグラフィ技術とドライエッチング技術を用いて、上記
積層したスペーサ膜と導電膜の所定の領域をエッチング
し、容量電極用開口２０を設ける。ここで、この容量電
極用開口２０の口径は０．２μｍ程度である。そして、
この容量電極用開口２０が第１のコンタクト孔となる。
また、このエッチングでは、シリコン窒化膜６および層
間絶縁膜４表面の一部も除去される。
ソグラフィ技術とドライエッチング技術を用いて、上記
積層したスペーサ膜と導電膜の所定の領域をエッチング
し、容量電極用開口２０を設ける。ここで、この容量電
極用開口２０の口径は０．２μｍ程度である。そして、
この容量電極用開口２０が第１のコンタクト孔となる。
また、このエッチングでは、シリコン窒化膜６および層
間絶縁膜４表面の一部も除去される。
【００２８】次に、図３（ａ）に示すように、容量電極
用開口２０内および第６のスペーサ膜１９ａ上にサイド
ウォール用導電膜２１を膜厚５０ｎｍ程度堆積する。こ
こで、サイドウォール用導電膜２１はリン不純物を含む
多結晶シリコン膜である。次に、このサイドウォール用
導電膜２１全面の異方性エッチングによるエッチバック
を施す。ここで、この異方性エッチングは反応性イオン
エッチング（ＲＩＥ）で行われる。そして、図３（ｂ）
に示すように、サイドウォール導電層１３を容量電極用
開口２０の側面にのみ残す。このエッチバックで、第６
のスペーサ膜１９ａはエッチングストッパーとして機能
し、第５の導電膜１１ａをエッチングから保護する。
用開口２０内および第６のスペーサ膜１９ａ上にサイド
ウォール用導電膜２１を膜厚５０ｎｍ程度堆積する。こ
こで、サイドウォール用導電膜２１はリン不純物を含む
多結晶シリコン膜である。次に、このサイドウォール用
導電膜２１全面の異方性エッチングによるエッチバック
を施す。ここで、この異方性エッチングは反応性イオン
エッチング（ＲＩＥ）で行われる。そして、図３（ｂ）
に示すように、サイドウォール導電層１３を容量電極用
開口２０の側面にのみ残す。このエッチバックで、第６
のスペーサ膜１９ａはエッチングストッパーとして機能
し、第５の導電膜１１ａをエッチングから保護する。
【００２９】次に、図４（ａ）示すように、シリコン酸
化膜をエッチングする反応ガス中でのＲＩＥを行い、層
間絶縁膜４に拡散層３に達する容量用コンタクト孔２２
を形成する。ここで、この容量用コンタクト孔２２が第
２のコンタクト孔となる。この時、第６のスペーサ膜１
９ａはエッチング除去される。しかし、第５の導電層１
１ａおよびサイドウォール導電層１３はエッチングされ
ない。容量用コンタクト孔２２の口径は、サイドウォー
ル導電層１３で縮められているので、ビット線のような
下層の配線５との電気的ショートは防止され、位置ズレ
に対するマージンが広くなる。
化膜をエッチングする反応ガス中でのＲＩＥを行い、層
間絶縁膜４に拡散層３に達する容量用コンタクト孔２２
を形成する。ここで、この容量用コンタクト孔２２が第
２のコンタクト孔となる。この時、第６のスペーサ膜１
９ａはエッチング除去される。しかし、第５の導電層１
１ａおよびサイドウォール導電層１３はエッチングされ
ない。容量用コンタクト孔２２の口径は、サイドウォー
ル導電層１３で縮められているので、ビット線のような
下層の配線５との電気的ショートは防止され、位置ズレ
に対するマージンが広くなる。
【００３０】次に、図４（ｂ）に示すように、全面に膜
厚１００ｎｍ強の支柱用導電膜２３を堆積させ容量用コ
ンタクト孔２２に埋設させる。ここで、この支柱用導電
膜２３は、ＣＶＤ法で形成されるリン不純物を含有する
多結晶シリコン膜である。この支柱用導電膜２３のうち
容量用コンタクト孔２２を埋設するものがコンタクト・
プラグである。
厚１００ｎｍ強の支柱用導電膜２３を堆積させ容量用コ
ンタクト孔２２に埋設させる。ここで、この支柱用導電
膜２３は、ＣＶＤ法で形成されるリン不純物を含有する
多結晶シリコン膜である。この支柱用導電膜２３のうち
容量用コンタクト孔２２を埋設するものがコンタクト・
プラグである。
【００３１】次に、フォトリソグラフィ技術とドライエ
ッチング技術を用いて、支柱用導電膜２３、第５の導電
膜１１ａ、第５のスペーサ膜１８ａ、第４の導電膜１０
ａ、第４のスペーサ膜１７ａ、第３の導電膜９ａ、第３
のスペーサ膜１６ａ、第２の導電膜８ａ．第２のスペー
サ膜１５ａ、第１の導電膜７ａおよび第１のスペーサ膜
１４ａを順次ドライエッチングする。この時、シリコン
窒化膜６は層間絶縁膜４がエッチングされるのを防止す
る。
ッチング技術を用いて、支柱用導電膜２３、第５の導電
膜１１ａ、第５のスペーサ膜１８ａ、第４の導電膜１０
ａ、第４のスペーサ膜１７ａ、第３の導電膜９ａ、第３
のスペーサ膜１６ａ、第２の導電膜８ａ．第２のスペー
サ膜１５ａ、第１の導電膜７ａおよび第１のスペーサ膜
１４ａを順次ドライエッチングする。この時、シリコン
窒化膜６は層間絶縁膜４がエッチングされるのを防止す
る。
【００３２】このようにして、図５に示すように、第１
の導電層７、第２の導電層８、第３の導電層９、第４の
導電層１０、第５の導電層１１および支柱導電層１２と
第１のスペーサ層１４、第２のスペーサ層１５、第３の
スペーサ層１６、第４のスペーサ層１７および第５のス
ペーサ層１８とが形成される。
の導電層７、第２の導電層８、第３の導電層９、第４の
導電層１０、第５の導電層１１および支柱導電層１２と
第１のスペーサ層１４、第２のスペーサ層１５、第３の
スペーサ層１６、第４のスペーサ層１７および第５のス
ペーサ層１８とが形成される。
【００３３】次に、ＨＦ系溶液により上記スペーサ層を
全てエッチング除去し、各導電層のみを残しフィン型蓄
積電極を形成する。このようにして、図１に示した本発
明のフィン型蓄積電極が形成される。
全てエッチング除去し、各導電層のみを残しフィン型蓄
積電極を形成する。このようにして、図１に示した本発
明のフィン型蓄積電極が形成される。
【００３４】先述した従来の技術では、フィン型蓄積電
極の支柱部分となるコンタクトホールは層間絶縁膜中に
一様に形成されるため、この開口寸法は下層の配線の間
隔に大きく制約される。下層の配線の間隔は、ビット線
・ワード線とも最小設計寸法であり、１ＧｂＤＲＡＭで
は、０．２μｍ以下になる。そして、コンタクト孔の開
口寸法は、フォトリソグラフィ工程での目合わせズレお
よび下層の配線とのショートを考慮して０．１μｍ程度
の寸法になる。しかし、この０．１μｍ径でフィン型電
極を支えるのは困難となる。
極の支柱部分となるコンタクトホールは層間絶縁膜中に
一様に形成されるため、この開口寸法は下層の配線の間
隔に大きく制約される。下層の配線の間隔は、ビット線
・ワード線とも最小設計寸法であり、１ＧｂＤＲＡＭで
は、０．２μｍ以下になる。そして、コンタクト孔の開
口寸法は、フォトリソグラフィ工程での目合わせズレお
よび下層の配線とのショートを考慮して０．１μｍ程度
の寸法になる。しかし、この０．１μｍ径でフィン型電
極を支えるのは困難となる。
【００３５】これに対し、本発明の場合では、フィン型
蓄積電極の支柱部を太くでき層間絶縁膜中の容量用コン
タクト孔を細くできる。このために、フィン型蓄積電極
部の倒れや剥れ等は完全に防止される。
蓄積電極の支柱部を太くでき層間絶縁膜中の容量用コン
タクト孔を細くできる。このために、フィン型蓄積電極
部の倒れや剥れ等は完全に防止される。
【００３６】また、本発明の実施の形態ではフィン状の
導電層の枚数は５枚としたが、さらに多層にも形成でき
る。
導電層の枚数は５枚としたが、さらに多層にも形成でき
る。
【００３７】次に、本発明の第２の実施の形態を図６に
基づいて説明する。図６は本発明によるキャパシタの蓄
積電極の断面図である。第１の実施の形態との違いは、
図１で説明したシリコン窒化膜６が層間絶縁膜４上に存
在しないことである。
基づいて説明する。図６は本発明によるキャパシタの蓄
積電極の断面図である。第１の実施の形態との違いは、
図１で説明したシリコン窒化膜６が層間絶縁膜４上に存
在しないことである。
【００３８】すなわち、半導体基板１上に素子分離絶縁
膜２および拡散層３が形成されている。そして、これら
を被覆する層間絶縁膜４が形成され、下層の配線５が形
成されている。そして、この層間絶縁膜膜４上部にフィ
ン状の第１の導電層７、第２の導電層８、第３の導電層
９、第４の導電層１０および第５の導電層１１形成され
る。これらの導電層がフィン型蓄積電極のフィン部を構
成している。
膜２および拡散層３が形成されている。そして、これら
を被覆する層間絶縁膜４が形成され、下層の配線５が形
成されている。そして、この層間絶縁膜膜４上部にフィ
ン状の第１の導電層７、第２の導電層８、第３の導電層
９、第４の導電層１０および第５の導電層１１形成され
る。これらの導電層がフィン型蓄積電極のフィン部を構
成している。
【００３９】そして、容量用コンタクト孔を通して拡散
層３と電気的に接続し第５の導電層１１上部を被覆し支
柱部となる支柱導電層１２が設けられている。そして、
このフィン型蓄積電極の支柱部を補強するためのサイド
ウォール導電層１３が形成されてキャパシタ電極を構成
するフィン型蓄積電極が形成される。
層３と電気的に接続し第５の導電層１１上部を被覆し支
柱部となる支柱導電層１２が設けられている。そして、
このフィン型蓄積電極の支柱部を補強するためのサイド
ウォール導電層１３が形成されてキャパシタ電極を構成
するフィン型蓄積電極が形成される。
【００４０】このフィン型蓄積電極を形成する場合に
は、図２で説明したスペーサ膜としてＢＰＳＧ膜（ボロ
ンガラスとリンガラスを含むシリコン酸化膜）が使用さ
れる。これに対し、層間絶縁膜はＣＶＤ法で堆積するシ
ルコン酸化膜である。そして、図５で説明したようなス
ペーサ層（この場合にはＢＰＳＧ膜で形成される）を選
択的にエッチング除去するために、次のような方法がと
られる。
は、図２で説明したスペーサ膜としてＢＰＳＧ膜（ボロ
ンガラスとリンガラスを含むシリコン酸化膜）が使用さ
れる。これに対し、層間絶縁膜はＣＶＤ法で堆積するシ
ルコン酸化膜である。そして、図５で説明したようなス
ペーサ層（この場合にはＢＰＳＧ膜で形成される）を選
択的にエッチング除去するために、次のような方法がと
られる。
【００４１】すなわち、エッチングチャンバー内に反応
ガスとして６００Ｐａの気相ＨＦガスと１Ｐａ以下の水
蒸気との混合ガスが導入され、室温中でスペーサ層が所
定の時間エッチングされる。このような条件では、スペ
ーサ層のエッチング速度は１０００ｎｍ／ｍｉｎであ
り、層間絶縁膜６のエッチング速度は１．５ｎｍ／ｍｉ
ｎである。そこで、エッチング処理時間は１５秒程度に
設定される。この場合には、層間絶縁膜６を構成するシ
リコン酸化膜のエッチング量は０．２ｎｍ以下であり全
く問題とはならない。
ガスとして６００Ｐａの気相ＨＦガスと１Ｐａ以下の水
蒸気との混合ガスが導入され、室温中でスペーサ層が所
定の時間エッチングされる。このような条件では、スペ
ーサ層のエッチング速度は１０００ｎｍ／ｍｉｎであ
り、層間絶縁膜６のエッチング速度は１．５ｎｍ／ｍｉ
ｎである。そこで、エッチング処理時間は１５秒程度に
設定される。この場合には、層間絶縁膜６を構成するシ
リコン酸化膜のエッチング量は０．２ｎｍ以下であり全
く問題とはならない。
【００４２】次に、本発明の第３の実施の形態を図７に
基づいて説明する。図７は本発明のフィン型蓄積電極を
ＤＲＡＭのメモリセルに適用した場合を示し、そのメモ
リセル部の断面図である。
基づいて説明する。図７は本発明のフィン型蓄積電極を
ＤＲＡＭのメモリセルに適用した場合を示し、そのメモ
リセル部の断面図である。
【００４３】図７に示すように、半導体基板３１上に素
子分離絶縁膜３２が選択的に形成され、それらにより取
り囲まれる素子活性領域が形成されている。そして、こ
の素子活性領域上にゲート絶縁膜３３、ゲート電極（ワ
ード線）３４、容量用拡散層３５、ビット線用拡散層３
６からなるＭＯＳトランジスタが形成されている。この
ＭＯＳトランジスタがメモリセルのトランスファトラン
ジスタである。また、他のゲート電極（ワード線）３４
が素子分離絶縁膜３２上に形成されている。このワード
線３４は、隣接メモリセルのトランスファトランジスタ
のゲート電極につながる。そして、このゲート電極（ワ
ード線）３４を被覆する層間絶縁膜３７が形成されてい
る。
子分離絶縁膜３２が選択的に形成され、それらにより取
り囲まれる素子活性領域が形成されている。そして、こ
の素子活性領域上にゲート絶縁膜３３、ゲート電極（ワ
ード線）３４、容量用拡散層３５、ビット線用拡散層３
６からなるＭＯＳトランジスタが形成されている。この
ＭＯＳトランジスタがメモリセルのトランスファトラン
ジスタである。また、他のゲート電極（ワード線）３４
が素子分離絶縁膜３２上に形成されている。このワード
線３４は、隣接メモリセルのトランスファトランジスタ
のゲート電極につながる。そして、このゲート電極（ワ
ード線）３４を被覆する層間絶縁膜３７が形成されてい
る。
【００４４】そして、上記のＭＯＳトランジスタのビッ
ト線用拡散層３６上にコンタクト孔が開口され、ビット
線コンタクト孔プラグ３８がチタン、窒化チタンあるい
はタングステン等で充填されている。さらに、タングス
テン等の導電体材でビット線３９が形成される。また、
ビット線３９は、ビット線パッド３９ａを通してビット
線コンタクト孔プラグ３８に電気接続されている。そし
て、このビット線３９を被覆して再び層間絶縁膜３７が
形成されている。
ト線用拡散層３６上にコンタクト孔が開口され、ビット
線コンタクト孔プラグ３８がチタン、窒化チタンあるい
はタングステン等で充填されている。さらに、タングス
テン等の導電体材でビット線３９が形成される。また、
ビット線３９は、ビット線パッド３９ａを通してビット
線コンタクト孔プラグ３８に電気接続されている。そし
て、このビット線３９を被覆して再び層間絶縁膜３７が
形成されている。
【００４５】この層間絶縁膜３７に容量用拡散層３５ま
で貫通する容量用コンタクト孔が形成され、この容量用
コンタクト孔に支柱導電層４０が埋設するように形成さ
れている。そして、サイドウォール導電層４１が支柱導
電層４０を両側から支えるように形成され、その下部は
層間絶縁膜３７に埋設されている。さらに、第１の導電
層４２、第２の導電層４３および第３の導電層４４がサ
イドウォール導電層４１に接続して形成されている。こ
れらがキャパシタの蓄積電極を構成する。
で貫通する容量用コンタクト孔が形成され、この容量用
コンタクト孔に支柱導電層４０が埋設するように形成さ
れている。そして、サイドウォール導電層４１が支柱導
電層４０を両側から支えるように形成され、その下部は
層間絶縁膜３７に埋設されている。さらに、第１の導電
層４２、第２の導電層４３および第３の導電層４４がサ
イドウォール導電層４１に接続して形成されている。こ
れらがキャパシタの蓄積電極を構成する。
【００４６】そして、この蓄積電極の表面に容量絶縁膜
４５が形成されている。さらに、この容量絶縁膜４５に
被着するプレート電極４６が形成されている。このプレ
ート電極４６が容量の上部電極である。
４５が形成されている。さらに、この容量絶縁膜４５に
被着するプレート電極４６が形成されている。このプレ
ート電極４６が容量の上部電極である。
【００４７】以上のようにして、１個のトランジスタと
１個のスタック型のキャパシタとで構成されるＤＲＡＭ
のメモリセルが構成される。このメモリセルのキャパシ
タ部の平面的占有寸法は０．４μｍ×０．４μｍにな
り、その蓄積電極の高さは０．４μｍになる。これは、
１ＧｂＤＲＡＭ用のメモリセルとして充分に使用可能で
ある。
１個のスタック型のキャパシタとで構成されるＤＲＡＭ
のメモリセルが構成される。このメモリセルのキャパシ
タ部の平面的占有寸法は０．４μｍ×０．４μｍにな
り、その蓄積電極の高さは０．４μｍになる。これは、
１ＧｂＤＲＡＭ用のメモリセルとして充分に使用可能で
ある。
【００４８】以上の実施の形態では、蓄積電極がリン不
純物を含有する多結晶シリコンで構成される場合につい
て説明された。このような導電体材としてはその他の高
融点金属のシリサイド膜が使用されてもよい。
純物を含有する多結晶シリコンで構成される場合につい
て説明された。このような導電体材としてはその他の高
融点金属のシリサイド膜が使用されてもよい。
【００４９】また、プレート電極としては窒化チタンの
ようなバリアメタルを容量絶縁膜との間に介在させても
よい。
ようなバリアメタルを容量絶縁膜との間に介在させても
よい。
【００５０】
【発明の効果】以上に説明したように本発明の半導体装
置は、半導体基板上の層間絶縁膜上に形成された蓄積電
極とその対向電極と容量絶縁膜とで構成されるスタック
型のキャパシタを有し、前記蓄積電極が複数のフィン状
の導電層で構成され、前記フィン状の導電層を支える支
柱部の一部が前記層間絶縁膜の上部に埋設され、前記支
柱部の底部の前記層間絶縁膜に設けられたコンタクト・
プラグが前記半導体基板の表面に設けられた拡散層と前
記支柱部とに接続され、前記支柱部の断面寸法が前記コ
ンタクト・プラグの断面寸法より大きくなっている。
置は、半導体基板上の層間絶縁膜上に形成された蓄積電
極とその対向電極と容量絶縁膜とで構成されるスタック
型のキャパシタを有し、前記蓄積電極が複数のフィン状
の導電層で構成され、前記フィン状の導電層を支える支
柱部の一部が前記層間絶縁膜の上部に埋設され、前記支
柱部の底部の前記層間絶縁膜に設けられたコンタクト・
プラグが前記半導体基板の表面に設けられた拡散層と前
記支柱部とに接続され、前記支柱部の断面寸法が前記コ
ンタクト・プラグの断面寸法より大きくなっている。
【００５１】また、ここで、前記コンタクト・プラグ
は、その断面寸法が前記層間絶縁膜中に存在する複数の
配線間の寸法より小さく、前記配線間を貫通して形成さ
れている。
は、その断面寸法が前記層間絶縁膜中に存在する複数の
配線間の寸法より小さく、前記配線間を貫通して形成さ
れている。
【００５２】そして、本発明の半導体装置の製造方法
は、半導体基板表面上に拡散層と層間絶縁膜を形成する
工程と、前記層間絶縁膜上にスペーサ膜と導電膜との積
層を複数回繰り返す工程と、最上層の導電膜上に最上層
絶縁膜を形成する工程と、前記最上層絶縁膜、スペーサ
膜および導電膜を貫通し前記層間絶縁膜中の上部に達す
る第１のコンタクト孔を開口する工程と、前記第１のコ
ンタクト孔の側壁にサイドウォール導電膜を形成する工
程と、前記サイドウォール導電膜をマスクにして前記拡
散層に達する第２のコンタクト孔を前記層間絶縁膜に形
成する工程と、前記第２のコンタクト孔にコンタクト・
プラグを埋設する工程と、前記スペーサ膜および導電膜
をパターニングする工程と、前記パターニングした導電
膜のみを残し前記スペーサ膜をエッチング除去してフィ
ン型蓄積電極を形成する工程とを含む。
は、半導体基板表面上に拡散層と層間絶縁膜を形成する
工程と、前記層間絶縁膜上にスペーサ膜と導電膜との積
層を複数回繰り返す工程と、最上層の導電膜上に最上層
絶縁膜を形成する工程と、前記最上層絶縁膜、スペーサ
膜および導電膜を貫通し前記層間絶縁膜中の上部に達す
る第１のコンタクト孔を開口する工程と、前記第１のコ
ンタクト孔の側壁にサイドウォール導電膜を形成する工
程と、前記サイドウォール導電膜をマスクにして前記拡
散層に達する第２のコンタクト孔を前記層間絶縁膜に形
成する工程と、前記第２のコンタクト孔にコンタクト・
プラグを埋設する工程と、前記スペーサ膜および導電膜
をパターニングする工程と、前記パターニングした導電
膜のみを残し前記スペーサ膜をエッチング除去してフィ
ン型蓄積電極を形成する工程とを含む。
【００５３】このために、フィン型蓄積電極は補強され
る。そして、フィン型蓄積電極を構成する各導電層が湾
曲し各導電層同士が接触することは防止される。また、
キャパシタの製造工程でのフィン型蓄積電極の剥れある
いは破損は皆無になる。
る。そして、フィン型蓄積電極を構成する各導電層が湾
曲し各導電層同士が接触することは防止される。また、
キャパシタの製造工程でのフィン型蓄積電極の剥れある
いは破損は皆無になる。
【００５４】そして、フィン型蓄積電極を構成する導電
層の多層化が容易になり、キャパシタの微細化が可能に
なる。
層の多層化が容易になり、キャパシタの微細化が可能に
なる。
【００５５】このようにして、本発明はキャパシタ容量
の信頼性を高め半導体装置の高集積化および高密度化を
促進するようになる。
の信頼性を高め半導体装置の高集積化および高密度化を
促進するようになる。
【図１】本発明の第１の実施の形態を説明するフィン型
蓄積電極の断面図である。
蓄積電極の断面図である。
【図２】上記フィン型蓄積電極の製造工程順の断面図で
ある。
ある。
【図３】上記フィン型蓄積電極の製造工程順の断面図で
ある。
ある。
【図４】上記フィン型蓄積電極の製造工程順の断面図で
ある。
ある。
【図５】上記フィン型蓄積電極の製造工程順の断面図で
ある。
ある。
【図６】本発明の第２の実施の形態を説明するフィン型
蓄積電極の断面図である。
蓄積電極の断面図である。
【図７】本発明の第３の実施の形態を説明するメモリセ
ル部の断面図てある。
ル部の断面図てある。
【図８】従来の技術を説明するフィン型蓄積電極の製造
工程順の断面図である。
工程順の断面図である。
１，３１，５１ 半導体基板 ２，３２ 素子分離絶縁膜 ３ 拡散層 ４，３７，５２ 層間絶縁膜 ５ 下層の配線 ６ シリコン窒化膜 ７，４２ 第１の導電層 ７ａ 第１の導電膜 ８，４３ 第２の導電層 ８ａ 第２の導電膜 ９，４４ 第３の導電層 ９ａ 第３の導電膜 １０ 第４の導電層 １０ａ 第４の導電膜 １１ 第５の導電層 １１ａ 第５の導電膜 １２，４０ 支柱導電層 １３，４１ サイドウォール導電層 １４ 第１のスペーサ層 １４ａ 第１のスペーサ膜 １５ 第２のスペーサ層 １５ａ 第２のスペーサ膜 １６ 第３のスペーサ層 １６ａ 第３のスペーサ膜 １７ 第４のスペーサ層 １７ａ 第４のスペーサ膜 １８ 第５のスペーサ層 １８ａ 第５のスペーサ膜 １９ａ 第６のスペーサ膜 ２０ 容量電極用開口 ２１ サイドウォール用導電膜 ２２ 容量用コンタクト孔 ２３ 支柱用導電膜 ３３ ゲート絶縁膜 ３４ ゲート電極（ワード線） ３５ 容量用拡散層 ３６ ビット線用拡散層 ３８ ビット線コンタクト孔プラグ ３９ ビット線 ３９ａ ビット線パッド ４５ 容量絶縁膜 ４６ プレート電極 ５２，５４，５７，６０ シリコン酸化膜 ５３，５５，５８，６１ シリコン窒化膜 ５６，５９，６３ 多結晶シリコン層 ６２ コンタクトホール ６４ フィン型蓄積電極
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (8)
- 【請求項１】 半導体基板上の層間絶縁膜上に形成され
た蓄積電極とその対向電極と容量絶縁膜とで構成される
スタック型のキャパシタにおいて、前記蓄積電極が複数
のフィン状の導電層と前記導電層を支える支柱部とで構
成され、前記導電層が前記層間絶縁膜上で前記支柱部の
表面に接続され、前記支柱部の一部が前記層間絶縁膜の
上部に埋設され、前記層間絶縁膜内に設けられたコンタ
クト・プラグを通して前記支柱部の底部と前記半導体基
板の表面に設けられた拡散層とが電気接続され、前記支
柱部の断面寸法が前記コンタクト・プラグの断面寸法よ
り大きくなっていることを特徴とする半導体装置。 - 【請求項２】 前記コンタクト・プラグは、その断面寸
法が前記層間絶縁膜中に存在する複数の配線間の寸法よ
り小さく、前記配線間を貫通して形成されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記フィン状の導電層は、高濃度不純物
を含む多結晶シリコン膜で形成されていることを特徴と
する請求項１または請求項２記載の半導体装置。 - 【請求項４】 半導体基板表面上に拡散層と層間絶縁膜
を形成する工程と、前記層間絶縁膜上にスペーサ膜と導
電膜との積層を複数回繰り返す工程と、最上層の導電膜
上に最上層絶縁膜を形成する工程と、前記最上層絶縁
膜、スペーサ膜および導電膜を貫通し前記層間絶縁膜中
の上部に達する第１のコンタクト孔を開口する工程と、
前記第１のコンタクト孔の側壁にサイドウォール導電膜
を形成する工程と、前記サイドウォール導電膜をマスク
にして前記拡散層に達する第２のコンタクト孔を前記層
間絶縁膜に形成する工程と、前記第２のコンタクト孔に
コンタクト・プラグを埋設する工程と、前記スペーサ膜
および導電膜をパターニングする工程と、前記パターニ
ングした導電膜のみを残し前記スペーサ膜をエッチング
除去してフィン型蓄積電極を形成する工程と、を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 前記層間絶縁膜がシリコン酸化膜であ
り、前記スペーサ膜がボロンガラスあるいはリンガラス
を含むシリコン酸化膜であることを特徴とする請求項４
記載の半導体装置の製造方法。 - 【請求項６】 請求項４記載の半導体装置に製造方法に
おいて、層間絶縁膜を形成した後、前記層間絶縁膜表面
にシリコン窒化膜を積層する工程を加えることを特徴と
する半導体装置の製造方法。 - 【請求項７】 前記層間絶縁膜およびスペーサ膜がシリ
コン酸化膜であることを特徴とする請求項６記載の半導
体装置の製造方法。 - 【請求項８】 前記導電膜がリンあるいはヒ素不純物を
含むシリコン薄膜であることを特徴とする請求項４から
請求項７のうち１つの請求項に記載の半導体装置の製造
方法。
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