JPH0555507A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0555507A JPH0555507A JP3209680A JP20968091A JPH0555507A JP H0555507 A JPH0555507 A JP H0555507A JP 3209680 A JP3209680 A JP 3209680A JP 20968091 A JP20968091 A JP 20968091A JP H0555507 A JPH0555507 A JP H0555507A
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- Japan
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- wing
- lengths
- storage electrode
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Abstract
(57)【要約】
【目的】 本発明は，半導体記憶装置，特にデータ保持
動作が必要な随時読書き可能なダイナミック・ランダム
・アクセス・メモリ（DRAM) の改良に関し，多層翼状構
造蓄積電極を形成する工程において, 翼同士が接触する
ことがなく, 製造における信頼性の高い, 蓄積電極の多
層翼状構造を提供することを目的とする。 【構成】 隣合うメモリセルにおける多層翼状構造蓄積
電極の各層における翼の長さが互いに相補的で，各層の
翼長の和は略同一になるように配置された多層翼状構造
蓄積電極により構成する。
動作が必要な随時読書き可能なダイナミック・ランダム
・アクセス・メモリ（DRAM) の改良に関し，多層翼状構
造蓄積電極を形成する工程において, 翼同士が接触する
ことがなく, 製造における信頼性の高い, 蓄積電極の多
層翼状構造を提供することを目的とする。 【構成】 隣合うメモリセルにおける多層翼状構造蓄積
電極の各層における翼の長さが互いに相補的で，各層の
翼長の和は略同一になるように配置された多層翼状構造
蓄積電極により構成する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体記憶装置，特に
データ保持動作が必要な随時読書き可能なダイナミック
・ランダム・アクセス・メモリ（DRAM) の改良に関す
る。
データ保持動作が必要な随時読書き可能なダイナミック
・ランダム・アクセス・メモリ（DRAM) の改良に関す
る。
【０００２】近年，DRAM の高集積化に伴って, 1 ビッ
トセル当たりの占有面積が減少するために生ずるキャパ
シタの蓄積容量の低下を防止する種々の対策が考案され
ている。
トセル当たりの占有面積が減少するために生ずるキャパ
シタの蓄積容量の低下を防止する種々の対策が考案され
ている。
【０００３】
【従来の技術】従来, スタックトキャパシティ型DRAMセ
ルは,集積度の増大と共に蓄積電極を多層翼状構造とし,
各翼の長さをできる限り長くし, 又, その翼数を増加
させることによって蓄積電極の必要な表面積を確保し
て, 蓄積容量の低下を防止してきた。
ルは,集積度の増大と共に蓄積電極を多層翼状構造とし,
各翼の長さをできる限り長くし, 又, その翼数を増加
させることによって蓄積電極の必要な表面積を確保し
て, 蓄積容量の低下を防止してきた。
【０００４】図4 は従来のスタックトキャパシティ型DR
AMセルの構造を模式的に示す図である。図において, 51
はSi基板, 52は転送トランジスタのソース, 53はゲート
酸化膜, 54はゲート電極, 55は転送トランジスタのドレ
イン, 56はフィールド酸化膜, 57はPSG(phosphosilicat
e glass) 膜層, 58はSi窒化膜層, 59は蓄積電極, 60は
容量絶縁膜層, 61は対向電極, 62 はビットライン, 63
はワードライン, である。
AMセルの構造を模式的に示す図である。図において, 51
はSi基板, 52は転送トランジスタのソース, 53はゲート
酸化膜, 54はゲート電極, 55は転送トランジスタのドレ
イン, 56はフィールド酸化膜, 57はPSG(phosphosilicat
e glass) 膜層, 58はSi窒化膜層, 59は蓄積電極, 60は
容量絶縁膜層, 61は対向電極, 62 はビットライン, 63
はワードライン, である。
【０００５】図にみられるスタックトキャパシティとな
る多層翼状構造は次のようにして形成される。即ち, 先
ず, 蓄積電極59用ポリSi膜とスペーサとしてのSiO2絶縁
膜層を交互に堆積し, 最終のポリSi膜堆積前のスペーサ
膜上から転送トランジスタのソースまたはドレインへ達
するコンタクトホールを形成し, 続いて最終導電膜を堆
積して後, 各蓄積電極とスペーサ膜とを一括してパター
ニングする。続いて選択的にスペーサ膜をエッチングに
より除去して後, ポリSi膜59の表面を酸化して容量絶縁
膜層60を形成し, 続いて対向電極61となるポリSi膜層を
堆積して多層翼状構造が形成される。
る多層翼状構造は次のようにして形成される。即ち, 先
ず, 蓄積電極59用ポリSi膜とスペーサとしてのSiO2絶縁
膜層を交互に堆積し, 最終のポリSi膜堆積前のスペーサ
膜上から転送トランジスタのソースまたはドレインへ達
するコンタクトホールを形成し, 続いて最終導電膜を堆
積して後, 各蓄積電極とスペーサ膜とを一括してパター
ニングする。続いて選択的にスペーサ膜をエッチングに
より除去して後, ポリSi膜59の表面を酸化して容量絶縁
膜層60を形成し, 続いて対向電極61となるポリSi膜層を
堆積して多層翼状構造が形成される。
【０００６】
【発明が解決しようとする課題】上記の多層翼状構造蓄
積電極を形成する工程において，スペーサ膜のエッチン
グによる除去を行い，続いて容量絶縁膜層60の形成のた
めに酸化等の熱処理を行うと多層翼がその内部応力によ
り, 変形し湾曲することがある。この湾曲の程度が大き
く, 翼同士が接触して閉塞された空洞ができるような場
合には, この後,容量絶縁膜層60や対向電極61をこの部
分に形成することができなくなり, その結果, 大幅な容
量の低下を招くことになる。
積電極を形成する工程において，スペーサ膜のエッチン
グによる除去を行い，続いて容量絶縁膜層60の形成のた
めに酸化等の熱処理を行うと多層翼がその内部応力によ
り, 変形し湾曲することがある。この湾曲の程度が大き
く, 翼同士が接触して閉塞された空洞ができるような場
合には, この後,容量絶縁膜層60や対向電極61をこの部
分に形成することができなくなり, その結果, 大幅な容
量の低下を招くことになる。
【０００７】そこで本発明は, 多層翼状構造蓄積電極を
形成する工程において, 翼同士が接触することがなく,
製造における信頼性の高い, 蓄積電極の多層翼状構造を
提供することを目的としている。
形成する工程において, 翼同士が接触することがなく,
製造における信頼性の高い, 蓄積電極の多層翼状構造を
提供することを目的としている。
【０００８】
【課題を解決するための手段】上記の課題は, 隣合うメ
モリセルにおける多層翼状構造蓄積電極の各層の翼の長
さが互いに相補的で，各層の翼長の和は略同一になるよ
うに配置された多層翼状構造蓄積電極を有する半導体記
憶装置によって解決される。
モリセルにおける多層翼状構造蓄積電極の各層の翼の長
さが互いに相補的で，各層の翼長の和は略同一になるよ
うに配置された多層翼状構造蓄積電極を有する半導体記
憶装置によって解決される。
【０００９】図1 は本発明の原理説明図である。図にお
いて, A, B, C, a, b, cは本発明による蓄積電極8 の翼
を表している。A と a の翼長の和, B と b の翼長の
和,C と c の翼長の和は略等しい。
いて, A, B, C, a, b, cは本発明による蓄積電極8 の翼
を表している。A と a の翼長の和, B と b の翼長の
和,C と c の翼長の和は略等しい。
【００１０】
【作用】図1 において, 比較のために点線で示されたD,
E,F, d, e, fはそれぞれ従来の蓄積電極59の翼を表し
ている。多層翼状構造蓄積電極を形成する工程において
翼A が点線によって示される位置A'まで湾曲したとする
と, ( 湾曲の機構は未だ完全には解明されていない。)
従来の翼D はD'の位置まで湾曲して翼E に接触するが,
これに対応して, 本発明の翼A は,翼B に接触すること
はない。一方, 発明者らの実験によれば,翼長の長い翼
の方が短い翼よりも湾曲する確率が大きいことが確認さ
れている。従って, 翼a, b, c 相互の間では殆ど接触の
起こることはない。 従って, 本発明においては, 少な
くとも従来と同等の蓄積電極表面積は確保されている。
E,F, d, e, fはそれぞれ従来の蓄積電極59の翼を表し
ている。多層翼状構造蓄積電極を形成する工程において
翼A が点線によって示される位置A'まで湾曲したとする
と, ( 湾曲の機構は未だ完全には解明されていない。)
従来の翼D はD'の位置まで湾曲して翼E に接触するが,
これに対応して, 本発明の翼A は,翼B に接触すること
はない。一方, 発明者らの実験によれば,翼長の長い翼
の方が短い翼よりも湾曲する確率が大きいことが確認さ
れている。従って, 翼a, b, c 相互の間では殆ど接触の
起こることはない。 従って, 本発明においては, 少な
くとも従来と同等の蓄積電極表面積は確保されている。
【００１１】
【実施例】次に本発明の二つの実施例について，図を用
いて説明する。 第１の実施例 図2 は, 本発明をDRAMのメモリセルに適用した場合の一
つの構造を模式的に示す図である。
いて説明する。 第１の実施例 図2 は, 本発明をDRAMのメモリセルに適用した場合の一
つの構造を模式的に示す図である。
【００１２】図において, 1 はSi基板, 2 は転送トラン
ジスタのソース, 3 はゲート酸化膜, 4 はゲート電極,
5 は転送トランジスタのドレイン, 6 はフィールド酸化
膜,7 はPSG(phosphosilicate glass) 膜層, 8 はSi窒
化膜層, 9 はドレインに接続された蓄積電極, 10は蓄積
電極表面に形成された容量絶縁膜層, 11は対向電極,12
はビットライン, 13はワードライン, である。
ジスタのソース, 3 はゲート酸化膜, 4 はゲート電極,
5 は転送トランジスタのドレイン, 6 はフィールド酸化
膜,7 はPSG(phosphosilicate glass) 膜層, 8 はSi窒
化膜層, 9 はドレインに接続された蓄積電極, 10は蓄積
電極表面に形成された容量絶縁膜層, 11は対向電極,12
はビットライン, 13はワードライン, である。
【００１３】図においては，Si基板1 に近い方から第1
層, 第2 層, 第3 層の翼から成る蓄積電極9 が示され
る。ここで第1 層の翼長が最も長く, 上層の翼程短い蓄
積電極と, 反対に第1 層の翼長が最も短く, 上層の翼程
長い蓄積電極が隣合って配置されている。そして，隣合
った蓄積電極の, 第1 層, 第2 層, 第3 層におけるそれ
ぞれの翼の長さの和は略等しい。
層, 第2 層, 第3 層の翼から成る蓄積電極9 が示され
る。ここで第1 層の翼長が最も長く, 上層の翼程短い蓄
積電極と, 反対に第1 層の翼長が最も短く, 上層の翼程
長い蓄積電極が隣合って配置されている。そして，隣合
った蓄積電極の, 第1 層, 第2 層, 第3 層におけるそれ
ぞれの翼の長さの和は略等しい。
【００１４】各層の蓄積電極の翼長が従来のように等し
くないから, 各層毎に翼長のパターニングが必要であ
る。尚, 本実施例においては,３層の翼を有する蓄積電
極構造の例が示されているが, ３層以外の翼を有する蓄
積電極構造に対しても適用できる。 第２の実施例 図3 は, 本発明をDRAMのメモリセルに適用した場合の他
の構造を模式的に示す図である。
くないから, 各層毎に翼長のパターニングが必要であ
る。尚, 本実施例においては,３層の翼を有する蓄積電
極構造の例が示されているが, ３層以外の翼を有する蓄
積電極構造に対しても適用できる。 第２の実施例 図3 は, 本発明をDRAMのメモリセルに適用した場合の他
の構造を模式的に示す図である。
【００１５】図3 において，図2 と同一符号は，図2 と
同一の部材又は部分を表す。図3 に示される蓄積電極の
第1 層と第3 層の翼の長さは等しい。又, 第2 層の翼の
長さが第1 層( 第3 層) の翼長より長い蓄積電極と, 第
2 層の翼の長さが第1 層( 第3 層) の翼長より短い蓄積
電極とが隣合っている。又, 隣合っている蓄積電極の第
1 層, 第2 層, 第3 層の翼それぞれの長さの和は, 略等
しい。一方,翼長の長い翼の方が短い翼よりも湾曲する
確率が大きいことから, 第3 層の翼の長さよりも第2 層
の翼の長さの方が長い構造においても, 第3 層の翼が湾
曲して第2 層の翼に接触することは殆ど無い。
同一の部材又は部分を表す。図3 に示される蓄積電極の
第1 層と第3 層の翼の長さは等しい。又, 第2 層の翼の
長さが第1 層( 第3 層) の翼長より長い蓄積電極と, 第
2 層の翼の長さが第1 層( 第3 層) の翼長より短い蓄積
電極とが隣合っている。又, 隣合っている蓄積電極の第
1 層, 第2 層, 第3 層の翼それぞれの長さの和は, 略等
しい。一方,翼長の長い翼の方が短い翼よりも湾曲する
確率が大きいことから, 第3 層の翼の長さよりも第2 層
の翼の長さの方が長い構造においても, 第3 層の翼が湾
曲して第2 層の翼に接触することは殆ど無い。
【００１６】尚, 本実施例においては, ３層の翼を有す
る蓄積電極構造の例が示されているが, ３層以外の翼を
有する蓄積電極構造に対しても適用できる。
る蓄積電極構造の例が示されているが, ３層以外の翼を
有する蓄積電極構造に対しても適用できる。
【００１７】
【発明の効果】本発明により, スタックトキャパシティ
型DRAMセルにおいて, 少なくとも従来と同様の多層翼状
蓄積電極表面積を保持しながら, 翼同志が接触するよう
なことのない多層翼状蓄積電極構造が提供された。その
結果, スタックトキャパシティ型DRAMセル製造における
信頼性が著しく向上する。
型DRAMセルにおいて, 少なくとも従来と同様の多層翼状
蓄積電極表面積を保持しながら, 翼同志が接触するよう
なことのない多層翼状蓄積電極構造が提供された。その
結果, スタックトキャパシティ型DRAMセル製造における
信頼性が著しく向上する。
【図１】 本発明の原理説明図
【図２】 本発明の第１の実施例を示す図
【図３】 本発明の第２の実施例を示す図
【図４】 従来のスタックトキャパシティ型DRAMセルの
構造図
構造図
1, 51 Si基板 2, 52 転送トランジスタのソース 3, 53 ゲート酸化膜 4, 54 ゲート電極 5, 55 転送トランジスタのドレイン 6, 56 フィールド酸化膜 7, 57 PSG 膜層 8, 58 Si窒化膜層 9, 59 蓄積電極 10, 60 容量絶縁膜層 11, 61 対向電極 12, 62 ビットライン 13, 63 ワードライン
Claims (2)
- 【請求項１】 多層翼状構造の蓄積電極を有する半導体
記憶素子を有する半導体記憶装置において，製造工程に
おける変形により翼同志の接触が起こらないような，各
層における翼の長さが異なる蓄積電極を有することを特
徴とする半導体記憶装置。 - 【請求項２】 前記，隣合うメモリセルにおける多層翼
状構造蓄積電極の，各層における各々の翼の長さの和が
略同一になるように配設されていることを特徴とする請
求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209680A JPH0555507A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209680A JPH0555507A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555507A true JPH0555507A (ja) | 1993-03-05 |
Family
ID=16576843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209680A Withdrawn JPH0555507A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555507A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012848A (ja) * | 1996-06-10 | 1998-01-16 | Lg Semicon Co Ltd | キャパシタの構造及び製造方法 |
| KR100261333B1 (ko) * | 1996-03-29 | 2000-07-01 | 가네꼬 히사시 | 개선된핀구조축척전극을갖는카패시터 |
-
1991
- 1991-08-22 JP JP3209680A patent/JPH0555507A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100261333B1 (ko) * | 1996-03-29 | 2000-07-01 | 가네꼬 히사시 | 개선된핀구조축척전극을갖는카패시터 |
| US6174768B1 (en) | 1996-03-29 | 2001-01-16 | Nec Corporation | Dynamic random access memory cell having an improved fin-structured storage electrode and method of fabricating the same |
| JPH1012848A (ja) * | 1996-06-10 | 1998-01-16 | Lg Semicon Co Ltd | キャパシタの構造及び製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |