JP2792349B2 - 半導体メモリの製造方法 - Google Patents

半導体メモリの製造方法

Info

Publication number
JP2792349B2
JP2792349B2 JP4173918A JP17391892A JP2792349B2 JP 2792349 B2 JP2792349 B2 JP 2792349B2 JP 4173918 A JP4173918 A JP 4173918A JP 17391892 A JP17391892 A JP 17391892A JP 2792349 B2 JP2792349 B2 JP 2792349B2
Authority
JP
Japan
Prior art keywords
film
opening
forming
insulating film
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4173918A
Other languages
English (en)
Other versions
JPH0621381A (ja
Inventor
夏樹 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP4173918A priority Critical patent/JP2792349B2/ja
Publication of JPH0621381A publication Critical patent/JPH0621381A/ja
Application granted granted Critical
Publication of JP2792349B2 publication Critical patent/JP2792349B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体メモリの製造方法
に関し、特にスタック型DRAMの製造方法に関するも
のである。
【0002】
【従来の技術】従来のスタック型DRAMについて、図
5(a)〜(d)を参照して説明する。
【0003】はじめに図5(a)に示すように、N+
拡散層2a,2b、ゲート絶縁膜3aおよびゲート電極
4aからなるNチャネルMOSFETがP型シリコン基
板1に形成されている。フィールド酸化膜8上のゲート
電極4bは隣接するMOSFET(図示せず)のゲート
電極の延長部にあたるものである。ゲート電極4a,4
bはDRAMセルのワード線を構成している。
【0004】さらにP型シリコン基板1にLOCOS法
によるフィールド酸化膜8が形成され、ゲート酸化膜3
a,3b、ゲート電極3a,3b、側壁6a,6b、N
+ 型拡散層2a,2bからなるMOSFETが形成され
ている。つぎにCVD法により厚さ200nmの第1の
絶縁膜7を堆積する。
【0005】つぎに図5(b)に示すように、N+ 型拡
散層2bに接続するコンタクト14を開口する。つぎに
厚さ500nmのポリシリコンを堆積したのち、燐拡散
してからエッチングすることにより、キャパシタ(コン
デンサ)のストレージノードとなる下部電極15を形成
する。
【0006】つぎに図5(c)に示すように、Si
2 、Si3 4 のうち1つ以上からなる容量絶縁膜1
6およびポリシリコンを順次堆積してから燐拡散したの
ち、ポリシリコンおよび容量絶縁膜16をエッチングし
て、キャパシタのセルプレートとなる上部電極17を形
成する。
【0007】つぎに図5(d)に示すように、第4の絶
縁膜18を堆積したのち、N+ 型拡散層2aに接続する
コンタクトを開口してからアルミニウム合金からなるデ
ィジット線19を形成して素子部が完成する。
【0008】このような1トランジスタ、1キャパシタ
型のメモリセルを有するDRAMにおいてセル面積を縮
小して高集積化すると、キャパシタの面積が減少して蓄
積容量が不足する。そのため1メモリセル当りの読み出
し信号が不足するという問題がある。
【0009】その対策として、キャパシタの下部電極で
あるストレージノード(蓄積電極)の膜厚を400〜6
00nmまで厚くし、側壁の面積を用いて表面積を拡大
してキャパシタの蓄積容量を確保している。
【0010】
【発明が解決しようとする課題】従来のスタック型DR
AMのキャパシタで必要な容量を得るには、ある程度の
面積が必要となる。したがってサブミクロン加工を要す
るDRAMにおいては面積縮小に限界があり、さらに微
細化することができなかった。
【0011】
【課題を解決するための手段】本発明のスタックトキャ
パシタセルを有する半導体メモリの製造方法は、一導電
型半導体基板の一主面に第1の絶縁膜を堆積したのち、
第1の導電膜を堆積する工程と、全面に薄膜を堆積した
のち、所定の領域の前記薄膜を異方性エッチングして第
1の開口を形成する工程と、全面に第3の絶縁膜を堆積
したのち、エッチバックして前記第1の開口に前記第3
の絶縁膜からなる側壁を形成する工程と、前記薄膜をエ
ッチングしたのち、前記側壁をマスクとして前記第1の
導電膜を異方性エッチングする工程と、前記側壁をエッ
チングしたのち、前記第1の開口の前記第1の絶縁膜を
異方性エッチングして第2の開口を形成する工程と、前
記第1の導電膜および前記第2の開口を覆う第1の電極
を形成する工程と、前記第1の電極を覆う誘電体膜およ
び第2の電極を順次形成する工程とを含むものである。
【0012】
【実施例】本発明の第1の実施例について、図1(a)
〜(d)および図2(a)〜(d)を参照して説明す
る。
【0013】はじめに図1(a)に示すように、P型シ
リコン基板1にN+ 型拡散層2a,2b、ゲート絶縁膜
3aおよびゲート電極4aからなるMOSFETが形成
されている。フィールド酸化膜8上のゲート電極4bは
隣接するMOSFET(図示せず)のゲート電極の延長
部である。ゲート電極4a,4bはDRAMセルのワー
ド線を構成している。
【0014】あとで図2(a)のコンタクト14を自己
整合(セルフアライン)で開口するためゲート保護膜5
a,5bを形成している。さらにゲートサイドウォール
6a,6bを用いてLDD構造を形成している。
【0015】この上にCVD法により厚さ200nmの
酸化シリコン(SiO2 )膜からなる第1の絶縁膜7を
堆積する。
【0016】つぎに図1(b)に示すように、CVD法
により厚さ300nmのポリシリコンからなる第1の導
電膜9および厚さ100nmのSiO2 からなる第2の
絶縁膜10を堆積する。
【0017】つぎに図1(c)に示すように、RIE
(反応性イオンエッチング)法によりレジスト(図示せ
ず)をマスクとして第2の絶縁膜10をエッチングし
て、ポリシリコンからなる第1の導電膜9に達する第1
の開口11を形成したのちレジストを除去する。つぎに
厚さ100nmのSi3 4 (窒化シリコン)膜からな
る第3の絶縁膜12を堆積したのち、RIE法によりエ
ッチバックしてサイドウォールのみを残す。
【0018】つぎに図1(d)に示すように、弗酸系水
溶液を用いて第2の絶縁膜10をエッチングしたのち、
RIE法により角(つの)状の第3の絶縁膜をマスクと
して第1の導電膜9をエッチングする。
【0019】つぎに図2(a)に示すように、熱燐酸を
用いて第3の絶縁膜12をエッチングしたのち、RIE
法によりレジスト13をマスクとして第1の絶縁膜7を
エッチングして拡散層2bに達するコンタクト14を開
口する。
【0020】つぎに図2(b)に示すように、レジスト
13を除去してから厚さ100nmの薄いポリシリコン
を堆積したのち、RIE法によりエッチングしてストレ
ージノードとなる下部電極15を形成する。下部電極1
5は薄いのでコンタクト14がふさがることはない。
【0021】つぎに図2(c)に示すように、厚さ7n
mのSiO2 やSi3 4 からなるキャパシタ絶縁膜1
6および厚さ200nmのポリシリコンを順次堆積した
のち、燐拡散してからパターニングして、セルプレート
となる上部電極17を形成する。
【0022】つぎに図2(d)に示すように、厚さ50
0nmの第4の絶縁膜18を堆積したのち、レジスト
(図示せず)をマスクとしてエッチングしてから、アル
ミニウム系金属からなるビット線19を形成して素子部
が完成する。
【0023】こうしてチップ面積を拡大することなく電
荷蓄積量を従来より30%増やすことができた。外部ノ
イズやα線などによるソフトエラーの発生が少ない、電
荷保持時間の長いスタック型DRAMを得ることができ
る。
【0024】従来セルプレート(下部電極)が厚くて、
エッチングした形状の精度が悪かったが、本発明ではセ
ルプレートが薄いので、エッチングが容易になった。
【0025】つぎに本発明の第2の実施例について、図
3(a)および(b)を参照して説明する。
【0026】はじめに図3(a)に示すように、CVD
法により厚さ300nmのポリシリコンからなる第1の
導電膜9を堆積するまでは、第1の実施例と同様であ
る。つぎに厚さ30nmのSiO2 からなるストッパ絶
縁膜20および厚さ200nmのポリシリコンからなる
第3の導電膜21を順次堆積する。つぎにRIE法によ
りSiO2 に対してポリシリコンを選択的にエッチング
する条件で、レジスト(図示せず)をマスクとして第3
の導電膜21をエッチングして、第1の導電膜9に達す
る第1の開口11を形成してからレジストを除去する。
つぎに第3の絶縁膜12を堆積したのち、RIE法によ
りエッチバックしてサイドウォールを形成する。
【0027】つぎに図3(b)に示すように、RIE法
により第3の導電膜21をエッチングしたのち、露出し
たストッパ絶縁膜20を弗酸系の水溶液を用いてエッチ
ングする。
【0028】このあと第1の実施例と同様にして素子部
が完成する。
【0029】このようにして図1(b),(c)の第2
の絶縁膜10の代りに図3(a),(b)のストッパ絶
縁膜20および第3の導電膜21からなる多層膜を用い
ても同様の効果を得ることができる。
【0030】つぎに本発明の第3の実施例について、図
4を参照して説明する。
【0031】本実施例では第2の絶縁膜10をエッチン
グして第1の開口11を形成したとき生成した堆積物2
2をサイドウォールとして用いる。
【0032】はじめにSiO2 からなる第2の絶縁膜1
0を堆積したのち、RIE法によりレジスト(図示せ
ず)をマスクとしてエッチングして第1の導電膜9に達
する第1の開口11を形成してからレジストを除去す
る。このときエッチングガスとしてCHF3 やCF4
用いることにより、CF2 −ポリマーなどの反応生成物
が発生して堆積物22が形成される。サイドウォールの
代りに堆積物22を用いることにより工程を簡略化する
ことができた。
【0033】エッチング時のガス流量やウェーハ温度に
より堆積物22の厚さを制御することができる。
【0034】そのあと第1の実施例と同様にして素子部
が完成する。
【0035】
【発明の効果】厚さ300nmの第1の導電膜および厚
さ100nmのセルプレート(下部電極)を形成するこ
とにより、セルプレートの実効的な表面積を拡大した。
従来よりも小さなチップ面積でも必要な容量が得られ、
パターン微細化に適したスタック型DRAMを形成する
ことができた。
【0036】また従来と同じチップ面積で本発明を適用
することにより、蓄積容量が約30%増加してより多く
の電荷を蓄えることができる。電荷保持時間を長くし、
外部ノイズやα線によりソフトエラーを低減することが
できた。
【図面の簡単な説明】
【図1】本発明の第1の実施例の前半工程を示す断面図
である。
【図2】本発明の第1の実施例の後半工程を示す断面図
である。
【図3】本発明の第2の実施例を工程順に示す断面図で
ある。
【図4】本発明の第3の実施例を示す断面図である。
【図5】従来のスタック型DRAMを工程順に示す断面
図である。
【符号の説明】
1 P型シリコン基板 2a,2b N+ 型拡散層 3a,3b ゲート酸化膜 4a,4b ゲート電極 5a,5b ゲート保護膜 6a,6b ゲートサイドウォール 7 第1の絶縁膜 8 フィールド酸化膜 9 第1の導電膜 10 第2の絶縁膜 11 第1の開口 12 第3の絶縁膜 13 レジスト 14 コンタクト 15 下部電極(ストレージノード) 16 キャパシタ絶縁膜 17 上部電極(セルプレート) 18 第4の絶縁膜 19 ビット線 20 ストッパ絶縁膜 21 第3の導電膜 22 堆積物

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 一導電型半導体基板の一主面に第1の絶
    縁膜を堆積したのち、第1の導電膜を堆積する工程と、
    全面に薄膜を堆積したのち、所定の領域の前記薄膜を異
    方性エッチングして第1の開口を形成する工程と、全面
    に第3の絶縁膜を堆積したのち、エッチバックして前記
    第1の開口に前記第3の絶縁膜からなる側壁を形成する
    工程と、前記薄膜をエッチングしたのち、前記側壁をマ
    スクとして前記第1の導電膜を異方性エッチングする工
    程と、前記側壁をエッチングしたのち、前記第1の開口
    の前記第1の絶縁膜を異方性エッチングして第2の開口
    を形成する工程と、前記第1の導電膜および前記第2の
    開口を覆う第1の電極を形成する工程と、前記第1の電
    極を覆う誘電体膜および第2の電極を順次形成する工程
    とを含むスタックトキャパシタセルを有する半導体メモ
    リの製造方法。
  2. 【請求項2】 薄膜が導電膜からなる請求項1記載の半
    導体メモリの製造方法。
  3. 【請求項3】 薄膜が導電膜および絶縁膜からなる請求
    項1記載の半導体メモリの製造方法。
  4. 【請求項4】 一導電型半導体基板の一主面に第1の絶
    縁膜を堆積したのち、第1の導電膜を堆積する工程と、
    全面に薄膜を堆積したのち、所定の領域の前記薄膜を異
    方性エッチングして第1の開口を形成すると同時に前記
    第1の開口に前記異方性エッチングによる残渣からなる
    側壁を形成する工程と、前記薄膜をエッチングしたの
    ち、前記側壁をマスクとして前記第1の導電膜を異方性
    エッチングする工程と、前記側壁をエッチングしたの
    ち、前記第1の開口の前記第1の絶縁膜を異方性エッチ
    ングして第2の開口を形成する工程と、前記第1の導電
    膜および前記第2の開口を覆う第1の電極を形成する工
    程と、前記第1の電極を覆う誘電体膜および第2の電極
    を順次形成する工程とを含むスタックトキャパシタセル
    を有する半導体メモリの製造方法。
JP4173918A 1992-07-01 1992-07-01 半導体メモリの製造方法 Expired - Fee Related JP2792349B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4173918A JP2792349B2 (ja) 1992-07-01 1992-07-01 半導体メモリの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4173918A JP2792349B2 (ja) 1992-07-01 1992-07-01 半導体メモリの製造方法

Publications (2)

Publication Number Publication Date
JPH0621381A JPH0621381A (ja) 1994-01-28
JP2792349B2 true JP2792349B2 (ja) 1998-09-03

Family

ID=15969493

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4173918A Expired - Fee Related JP2792349B2 (ja) 1992-07-01 1992-07-01 半導体メモリの製造方法

Country Status (1)

Country Link
JP (1) JP2792349B2 (ja)

Also Published As

Publication number Publication date
JPH0621381A (ja) 1994-01-28

Similar Documents

Publication Publication Date Title
US5279983A (en) Method of making a semiconductor memory device
JP2501501B2 (ja) 半導体メモリ―装置のメモリ―セルに用いられるキャパシタ―の製造方法及びその構造
US5656536A (en) Method of manufacturing a crown shaped capacitor with horizontal fins for high density DRAMs
JPH10321814A (ja) Dramセルキャパシタ電極用の平坦化技法
JP2527291B2 (ja) 半導体メモリ装置およびその製造方法
JPH0738068A (ja) 半導体装置およびその製造方法
JPH0821695B2 (ja) 高集積半導体メモリ装置及びその製造方法
US6162681A (en) DRAM cell with a fork-shaped capacitor
JP3222944B2 (ja) Dramセルのキャパシタの製造方法
JP2645069B2 (ja) 半導体集積回路装置
US5851878A (en) Method of forming a rugged polysilicon fin structure in DRAM
US6005269A (en) DRAM cell with a double-crown shaped capacitor
JP2741672B2 (ja) スタック形dramセルのキャパシタ製造方法
US5998259A (en) Method of fabricating dual cylindrical capacitor
US5219780A (en) Method for fabricating a semiconductor memory cell
US5766995A (en) Method for forming a DRAM cell with a ragged polysilicon crown-shaped capacitor
JPH06326268A (ja) Dramセルのキャパシター及びその製造方法
JPH04264767A (ja) 半導体装置及びその製造方法
US6001682A (en) Method of fabricating cylinder capacitors
JPH0821700B2 (ja) 半導体記憶装置の電荷保存電極製造方法
JP2644908B2 (ja) 半導体装置の製造方法
JP2792349B2 (ja) 半導体メモリの製造方法
JP2704557B2 (ja) スタックドキャパシタセルを有する半導体装置
US5940701A (en) Method for forming a DRAM capacitor with four polysilicon pillars
JP3149930B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980519

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080619

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090619

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090619

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100619

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees