JP2792349B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリの製造方法
に関し、特にスタック型ＤＲＡＭの製造方法に関するも
のである。
に関し、特にスタック型ＤＲＡＭの製造方法に関するも
のである。
【０００２】
【従来の技術】従来のスタック型ＤＲＡＭについて、図
５（ａ）〜（ｄ）を参照して説明する。
５（ａ）〜（ｄ）を参照して説明する。
【０００３】はじめに図５（ａ）に示すように、Ｎ+ 型
拡散層２ａ，２ｂ、ゲート絶縁膜３ａおよびゲート電極
４ａからなるＮチャネルＭＯＳＦＥＴがＰ型シリコン基
板１に形成されている。フィールド酸化膜８上のゲート
電極４ｂは隣接するＭＯＳＦＥＴ（図示せず）のゲート
電極の延長部にあたるものである。ゲート電極４ａ，４
ｂはＤＲＡＭセルのワード線を構成している。
拡散層２ａ，２ｂ、ゲート絶縁膜３ａおよびゲート電極
４ａからなるＮチャネルＭＯＳＦＥＴがＰ型シリコン基
板１に形成されている。フィールド酸化膜８上のゲート
電極４ｂは隣接するＭＯＳＦＥＴ（図示せず）のゲート
電極の延長部にあたるものである。ゲート電極４ａ，４
ｂはＤＲＡＭセルのワード線を構成している。
【０００４】さらにＰ型シリコン基板１にＬＯＣＯＳ法
によるフィールド酸化膜８が形成され、ゲート酸化膜３
ａ，３ｂ、ゲート電極３ａ，３ｂ、側壁６ａ，６ｂ、Ｎ
+ 型拡散層２ａ，２ｂからなるＭＯＳＦＥＴが形成され
ている。つぎにＣＶＤ法により厚さ２００ｎｍの第１の
絶縁膜７を堆積する。
によるフィールド酸化膜８が形成され、ゲート酸化膜３
ａ，３ｂ、ゲート電極３ａ，３ｂ、側壁６ａ，６ｂ、Ｎ
+ 型拡散層２ａ，２ｂからなるＭＯＳＦＥＴが形成され
ている。つぎにＣＶＤ法により厚さ２００ｎｍの第１の
絶縁膜７を堆積する。
【０００５】つぎに図５（ｂ）に示すように、Ｎ+ 型拡
散層２ｂに接続するコンタクト１４を開口する。つぎに
厚さ５００ｎｍのポリシリコンを堆積したのち、燐拡散
してからエッチングすることにより、キャパシタ（コン
デンサ）のストレージノードとなる下部電極１５を形成
する。
散層２ｂに接続するコンタクト１４を開口する。つぎに
厚さ５００ｎｍのポリシリコンを堆積したのち、燐拡散
してからエッチングすることにより、キャパシタ（コン
デンサ）のストレージノードとなる下部電極１５を形成
する。
【０００６】つぎに図５（ｃ）に示すように、Ｓｉ
Ｏ2 、Ｓｉ3 Ｎ4 のうち１つ以上からなる容量絶縁膜１
６およびポリシリコンを順次堆積してから燐拡散したの
ち、ポリシリコンおよび容量絶縁膜１６をエッチングし
て、キャパシタのセルプレートとなる上部電極１７を形
成する。
Ｏ2 、Ｓｉ3 Ｎ4 のうち１つ以上からなる容量絶縁膜１
６およびポリシリコンを順次堆積してから燐拡散したの
ち、ポリシリコンおよび容量絶縁膜１６をエッチングし
て、キャパシタのセルプレートとなる上部電極１７を形
成する。
【０００７】つぎに図５（ｄ）に示すように、第４の絶
縁膜１８を堆積したのち、Ｎ+ 型拡散層２ａに接続する
コンタクトを開口してからアルミニウム合金からなるデ
ィジット線１９を形成して素子部が完成する。
縁膜１８を堆積したのち、Ｎ+ 型拡散層２ａに接続する
コンタクトを開口してからアルミニウム合金からなるデ
ィジット線１９を形成して素子部が完成する。
【０００８】このような１トランジスタ、１キャパシタ
型のメモリセルを有するＤＲＡＭにおいてセル面積を縮
小して高集積化すると、キャパシタの面積が減少して蓄
積容量が不足する。そのため１メモリセル当りの読み出
し信号が不足するという問題がある。
型のメモリセルを有するＤＲＡＭにおいてセル面積を縮
小して高集積化すると、キャパシタの面積が減少して蓄
積容量が不足する。そのため１メモリセル当りの読み出
し信号が不足するという問題がある。
【０００９】その対策として、キャパシタの下部電極で
あるストレージノード（蓄積電極）の膜厚を４００〜６
００ｎｍまで厚くし、側壁の面積を用いて表面積を拡大
してキャパシタの蓄積容量を確保している。
あるストレージノード（蓄積電極）の膜厚を４００〜６
００ｎｍまで厚くし、側壁の面積を用いて表面積を拡大
してキャパシタの蓄積容量を確保している。
【００１０】
【発明が解決しようとする課題】従来のスタック型ＤＲ
ＡＭのキャパシタで必要な容量を得るには、ある程度の
面積が必要となる。したがってサブミクロン加工を要す
るＤＲＡＭにおいては面積縮小に限界があり、さらに微
細化することができなかった。
ＡＭのキャパシタで必要な容量を得るには、ある程度の
面積が必要となる。したがってサブミクロン加工を要す
るＤＲＡＭにおいては面積縮小に限界があり、さらに微
細化することができなかった。
【００１１】
【課題を解決するための手段】本発明のスタックトキャ
パシタセルを有する半導体メモリの製造方法は、一導電
型半導体基板の一主面に第１の絶縁膜を堆積したのち、
第１の導電膜を堆積する工程と、全面に薄膜を堆積した
のち、所定の領域の前記薄膜を異方性エッチングして第
１の開口を形成する工程と、全面に第３の絶縁膜を堆積
したのち、エッチバックして前記第１の開口に前記第３
の絶縁膜からなる側壁を形成する工程と、前記薄膜をエ
ッチングしたのち、前記側壁をマスクとして前記第１の
導電膜を異方性エッチングする工程と、前記側壁をエッ
チングしたのち、前記第１の開口の前記第１の絶縁膜を
異方性エッチングして第２の開口を形成する工程と、前
記第１の導電膜および前記第２の開口を覆う第１の電極
を形成する工程と、前記第１の電極を覆う誘電体膜およ
び第２の電極を順次形成する工程とを含むものである。
パシタセルを有する半導体メモリの製造方法は、一導電
型半導体基板の一主面に第１の絶縁膜を堆積したのち、
第１の導電膜を堆積する工程と、全面に薄膜を堆積した
のち、所定の領域の前記薄膜を異方性エッチングして第
１の開口を形成する工程と、全面に第３の絶縁膜を堆積
したのち、エッチバックして前記第１の開口に前記第３
の絶縁膜からなる側壁を形成する工程と、前記薄膜をエ
ッチングしたのち、前記側壁をマスクとして前記第１の
導電膜を異方性エッチングする工程と、前記側壁をエッ
チングしたのち、前記第１の開口の前記第１の絶縁膜を
異方性エッチングして第２の開口を形成する工程と、前
記第１の導電膜および前記第２の開口を覆う第１の電極
を形成する工程と、前記第１の電極を覆う誘電体膜およ
び第２の電極を順次形成する工程とを含むものである。
【００１２】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）および図２（ａ）〜（ｄ）を参照して説明す
る。
〜（ｄ）および図２（ａ）〜（ｄ）を参照して説明す
る。
【００１３】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板１にＮ+ 型拡散層２ａ，２ｂ、ゲート絶縁膜
３ａおよびゲート電極４ａからなるＭＯＳＦＥＴが形成
されている。フィールド酸化膜８上のゲート電極４ｂは
隣接するＭＯＳＦＥＴ（図示せず）のゲート電極の延長
部である。ゲート電極４ａ，４ｂはＤＲＡＭセルのワー
ド線を構成している。
リコン基板１にＮ+ 型拡散層２ａ，２ｂ、ゲート絶縁膜
３ａおよびゲート電極４ａからなるＭＯＳＦＥＴが形成
されている。フィールド酸化膜８上のゲート電極４ｂは
隣接するＭＯＳＦＥＴ（図示せず）のゲート電極の延長
部である。ゲート電極４ａ，４ｂはＤＲＡＭセルのワー
ド線を構成している。
【００１４】あとで図２（ａ）のコンタクト１４を自己
整合（セルフアライン）で開口するためゲート保護膜５
ａ，５ｂを形成している。さらにゲートサイドウォール
６ａ，６ｂを用いてＬＤＤ構造を形成している。
整合（セルフアライン）で開口するためゲート保護膜５
ａ，５ｂを形成している。さらにゲートサイドウォール
６ａ，６ｂを用いてＬＤＤ構造を形成している。
【００１５】この上にＣＶＤ法により厚さ２００ｎｍの
酸化シリコン（ＳｉＯ2 ）膜からなる第１の絶縁膜７を
堆積する。
酸化シリコン（ＳｉＯ2 ）膜からなる第１の絶縁膜７を
堆積する。
【００１６】つぎに図１（ｂ）に示すように、ＣＶＤ法
により厚さ３００ｎｍのポリシリコンからなる第１の導
電膜９および厚さ１００ｎｍのＳｉＯ2 からなる第２の
絶縁膜１０を堆積する。
により厚さ３００ｎｍのポリシリコンからなる第１の導
電膜９および厚さ１００ｎｍのＳｉＯ2 からなる第２の
絶縁膜１０を堆積する。
【００１７】つぎに図１（ｃ）に示すように、ＲＩＥ
（反応性イオンエッチング）法によりレジスト（図示せ
ず）をマスクとして第２の絶縁膜１０をエッチングし
て、ポリシリコンからなる第１の導電膜９に達する第１
の開口１１を形成したのちレジストを除去する。つぎに
厚さ１００ｎｍのＳｉ3 Ｎ4 （窒化シリコン）膜からな
る第３の絶縁膜１２を堆積したのち、ＲＩＥ法によりエ
ッチバックしてサイドウォールのみを残す。
（反応性イオンエッチング）法によりレジスト（図示せ
ず）をマスクとして第２の絶縁膜１０をエッチングし
て、ポリシリコンからなる第１の導電膜９に達する第１
の開口１１を形成したのちレジストを除去する。つぎに
厚さ１００ｎｍのＳｉ3 Ｎ4 （窒化シリコン）膜からな
る第３の絶縁膜１２を堆積したのち、ＲＩＥ法によりエ
ッチバックしてサイドウォールのみを残す。
【００１８】つぎに図１（ｄ）に示すように、弗酸系水
溶液を用いて第２の絶縁膜１０をエッチングしたのち、
ＲＩＥ法により角（つの）状の第３の絶縁膜をマスクと
して第１の導電膜９をエッチングする。
溶液を用いて第２の絶縁膜１０をエッチングしたのち、
ＲＩＥ法により角（つの）状の第３の絶縁膜をマスクと
して第１の導電膜９をエッチングする。
【００１９】つぎに図２（ａ）に示すように、熱燐酸を
用いて第３の絶縁膜１２をエッチングしたのち、ＲＩＥ
法によりレジスト１３をマスクとして第１の絶縁膜７を
エッチングして拡散層２ｂに達するコンタクト１４を開
口する。
用いて第３の絶縁膜１２をエッチングしたのち、ＲＩＥ
法によりレジスト１３をマスクとして第１の絶縁膜７を
エッチングして拡散層２ｂに達するコンタクト１４を開
口する。
【００２０】つぎに図２（ｂ）に示すように、レジスト
１３を除去してから厚さ１００ｎｍの薄いポリシリコン
を堆積したのち、ＲＩＥ法によりエッチングしてストレ
ージノードとなる下部電極１５を形成する。下部電極１
５は薄いのでコンタクト１４がふさがることはない。
１３を除去してから厚さ１００ｎｍの薄いポリシリコン
を堆積したのち、ＲＩＥ法によりエッチングしてストレ
ージノードとなる下部電極１５を形成する。下部電極１
５は薄いのでコンタクト１４がふさがることはない。
【００２１】つぎに図２（ｃ）に示すように、厚さ７ｎ
ｍのＳｉＯ2 やＳｉ3 Ｎ4 からなるキャパシタ絶縁膜１
６および厚さ２００ｎｍのポリシリコンを順次堆積した
のち、燐拡散してからパターニングして、セルプレート
となる上部電極１７を形成する。
ｍのＳｉＯ2 やＳｉ3 Ｎ4 からなるキャパシタ絶縁膜１
６および厚さ２００ｎｍのポリシリコンを順次堆積した
のち、燐拡散してからパターニングして、セルプレート
となる上部電極１７を形成する。
【００２２】つぎに図２（ｄ）に示すように、厚さ５０
０ｎｍの第４の絶縁膜１８を堆積したのち、レジスト
（図示せず）をマスクとしてエッチングしてから、アル
ミニウム系金属からなるビット線１９を形成して素子部
が完成する。
０ｎｍの第４の絶縁膜１８を堆積したのち、レジスト
（図示せず）をマスクとしてエッチングしてから、アル
ミニウム系金属からなるビット線１９を形成して素子部
が完成する。
【００２３】こうしてチップ面積を拡大することなく電
荷蓄積量を従来より３０％増やすことができた。外部ノ
イズやα線などによるソフトエラーの発生が少ない、電
荷保持時間の長いスタック型ＤＲＡＭを得ることができ
る。
荷蓄積量を従来より３０％増やすことができた。外部ノ
イズやα線などによるソフトエラーの発生が少ない、電
荷保持時間の長いスタック型ＤＲＡＭを得ることができ
る。
【００２４】従来セルプレート（下部電極）が厚くて、
エッチングした形状の精度が悪かったが、本発明ではセ
ルプレートが薄いので、エッチングが容易になった。
エッチングした形状の精度が悪かったが、本発明ではセ
ルプレートが薄いので、エッチングが容易になった。
【００２５】つぎに本発明の第２の実施例について、図
３（ａ）および（ｂ）を参照して説明する。
３（ａ）および（ｂ）を参照して説明する。
【００２６】はじめに図３（ａ）に示すように、ＣＶＤ
法により厚さ３００ｎｍのポリシリコンからなる第１の
導電膜９を堆積するまでは、第１の実施例と同様であ
る。つぎに厚さ３０ｎｍのＳｉＯ2 からなるストッパ絶
縁膜２０および厚さ２００ｎｍのポリシリコンからなる
第３の導電膜２１を順次堆積する。つぎにＲＩＥ法によ
りＳｉＯ2 に対してポリシリコンを選択的にエッチング
する条件で、レジスト（図示せず）をマスクとして第３
の導電膜２１をエッチングして、第１の導電膜９に達す
る第１の開口１１を形成してからレジストを除去する。
つぎに第３の絶縁膜１２を堆積したのち、ＲＩＥ法によ
りエッチバックしてサイドウォールを形成する。
法により厚さ３００ｎｍのポリシリコンからなる第１の
導電膜９を堆積するまでは、第１の実施例と同様であ
る。つぎに厚さ３０ｎｍのＳｉＯ2 からなるストッパ絶
縁膜２０および厚さ２００ｎｍのポリシリコンからなる
第３の導電膜２１を順次堆積する。つぎにＲＩＥ法によ
りＳｉＯ2 に対してポリシリコンを選択的にエッチング
する条件で、レジスト（図示せず）をマスクとして第３
の導電膜２１をエッチングして、第１の導電膜９に達す
る第１の開口１１を形成してからレジストを除去する。
つぎに第３の絶縁膜１２を堆積したのち、ＲＩＥ法によ
りエッチバックしてサイドウォールを形成する。
【００２７】つぎに図３（ｂ）に示すように、ＲＩＥ法
により第３の導電膜２１をエッチングしたのち、露出し
たストッパ絶縁膜２０を弗酸系の水溶液を用いてエッチ
ングする。
により第３の導電膜２１をエッチングしたのち、露出し
たストッパ絶縁膜２０を弗酸系の水溶液を用いてエッチ
ングする。
【００２８】このあと第１の実施例と同様にして素子部
が完成する。
が完成する。
【００２９】このようにして図１（ｂ），（ｃ）の第２
の絶縁膜１０の代りに図３（ａ），（ｂ）のストッパ絶
縁膜２０および第３の導電膜２１からなる多層膜を用い
ても同様の効果を得ることができる。
の絶縁膜１０の代りに図３（ａ），（ｂ）のストッパ絶
縁膜２０および第３の導電膜２１からなる多層膜を用い
ても同様の効果を得ることができる。
【００３０】つぎに本発明の第３の実施例について、図
４を参照して説明する。
４を参照して説明する。
【００３１】本実施例では第２の絶縁膜１０をエッチン
グして第１の開口１１を形成したとき生成した堆積物２
２をサイドウォールとして用いる。
グして第１の開口１１を形成したとき生成した堆積物２
２をサイドウォールとして用いる。
【００３２】はじめにＳｉＯ2 からなる第２の絶縁膜１
０を堆積したのち、ＲＩＥ法によりレジスト（図示せ
ず）をマスクとしてエッチングして第１の導電膜９に達
する第１の開口１１を形成してからレジストを除去す
る。このときエッチングガスとしてＣＨＦ3 やＣＦ4 を
用いることにより、ＣＦ2 −ポリマーなどの反応生成物
が発生して堆積物２２が形成される。サイドウォールの
代りに堆積物２２を用いることにより工程を簡略化する
ことができた。
０を堆積したのち、ＲＩＥ法によりレジスト（図示せ
ず）をマスクとしてエッチングして第１の導電膜９に達
する第１の開口１１を形成してからレジストを除去す
る。このときエッチングガスとしてＣＨＦ3 やＣＦ4 を
用いることにより、ＣＦ2 −ポリマーなどの反応生成物
が発生して堆積物２２が形成される。サイドウォールの
代りに堆積物２２を用いることにより工程を簡略化する
ことができた。
【００３３】エッチング時のガス流量やウェーハ温度に
より堆積物２２の厚さを制御することができる。
より堆積物２２の厚さを制御することができる。
【００３４】そのあと第１の実施例と同様にして素子部
が完成する。
が完成する。
【００３５】
【発明の効果】厚さ３００ｎｍの第１の導電膜および厚
さ１００ｎｍのセルプレート（下部電極）を形成するこ
とにより、セルプレートの実効的な表面積を拡大した。
従来よりも小さなチップ面積でも必要な容量が得られ、
パターン微細化に適したスタック型ＤＲＡＭを形成する
ことができた。
さ１００ｎｍのセルプレート（下部電極）を形成するこ
とにより、セルプレートの実効的な表面積を拡大した。
従来よりも小さなチップ面積でも必要な容量が得られ、
パターン微細化に適したスタック型ＤＲＡＭを形成する
ことができた。
【００３６】また従来と同じチップ面積で本発明を適用
することにより、蓄積容量が約３０％増加してより多く
の電荷を蓄えることができる。電荷保持時間を長くし、
外部ノイズやα線によりソフトエラーを低減することが
できた。
することにより、蓄積容量が約３０％増加してより多く
の電荷を蓄えることができる。電荷保持時間を長くし、
外部ノイズやα線によりソフトエラーを低減することが
できた。
【図１】本発明の第１の実施例の前半工程を示す断面図
である。
である。
【図２】本発明の第１の実施例の後半工程を示す断面図
である。
である。
【図３】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図４】本発明の第３の実施例を示す断面図である。
【図５】従来のスタック型ＤＲＡＭを工程順に示す断面
図である。
図である。
１ Ｐ型シリコン基板 ２ａ，２ｂ Ｎ+ 型拡散層 ３ａ，３ｂ ゲート酸化膜 ４ａ，４ｂ ゲート電極 ５ａ，５ｂ ゲート保護膜 ６ａ，６ｂ ゲートサイドウォール ７ 第１の絶縁膜 ８ フィールド酸化膜 ９ 第１の導電膜 １０ 第２の絶縁膜 １１ 第１の開口 １２ 第３の絶縁膜 １３ レジスト １４ コンタクト １５ 下部電極（ストレージノード） １６ キャパシタ絶縁膜 １７ 上部電極（セルプレート） １８ 第４の絶縁膜 １９ ビット線 ２０ ストッパ絶縁膜 ２１ 第３の導電膜 ２２ 堆積物
Claims (4)
- 【請求項１】 一導電型半導体基板の一主面に第１の絶
縁膜を堆積したのち、第１の導電膜を堆積する工程と、
全面に薄膜を堆積したのち、所定の領域の前記薄膜を異
方性エッチングして第１の開口を形成する工程と、全面
に第３の絶縁膜を堆積したのち、エッチバックして前記
第１の開口に前記第３の絶縁膜からなる側壁を形成する
工程と、前記薄膜をエッチングしたのち、前記側壁をマ
スクとして前記第１の導電膜を異方性エッチングする工
程と、前記側壁をエッチングしたのち、前記第１の開口
の前記第１の絶縁膜を異方性エッチングして第２の開口
を形成する工程と、前記第１の導電膜および前記第２の
開口を覆う第１の電極を形成する工程と、前記第１の電
極を覆う誘電体膜および第２の電極を順次形成する工程
とを含むスタックトキャパシタセルを有する半導体メモ
リの製造方法。 - 【請求項２】 薄膜が導電膜からなる請求項１記載の半
導体メモリの製造方法。 - 【請求項３】 薄膜が導電膜および絶縁膜からなる請求
項１記載の半導体メモリの製造方法。 - 【請求項４】 一導電型半導体基板の一主面に第１の絶
縁膜を堆積したのち、第１の導電膜を堆積する工程と、
全面に薄膜を堆積したのち、所定の領域の前記薄膜を異
方性エッチングして第１の開口を形成すると同時に前記
第１の開口に前記異方性エッチングによる残渣からなる
側壁を形成する工程と、前記薄膜をエッチングしたの
ち、前記側壁をマスクとして前記第１の導電膜を異方性
エッチングする工程と、前記側壁をエッチングしたの
ち、前記第１の開口の前記第１の絶縁膜を異方性エッチ
ングして第２の開口を形成する工程と、前記第１の導電
膜および前記第２の開口を覆う第１の電極を形成する工
程と、前記第１の電極を覆う誘電体膜および第２の電極
を順次形成する工程とを含むスタックトキャパシタセル
を有する半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173918A JP2792349B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173918A JP2792349B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621381A JPH0621381A (ja) | 1994-01-28 |
| JP2792349B2 true JP2792349B2 (ja) | 1998-09-03 |
Family
ID=15969493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4173918A Expired - Fee Related JP2792349B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792349B2 (ja) |
-
1992
- 1992-07-01 JP JP4173918A patent/JP2792349B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621381A (ja) | 1994-01-28 |
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