JP2644908B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2644908B2 JP2644908B2 JP2167176A JP16717690A JP2644908B2 JP 2644908 B2 JP2644908 B2 JP 2644908B2 JP 2167176 A JP2167176 A JP 2167176A JP 16717690 A JP16717690 A JP 16717690A JP 2644908 B2 JP2644908 B2 JP 2644908B2
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- Japan
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- oxide film
- silicon nitride
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ダイナミック・ランダム・アクセス・メモ
リー（以下DRAMと称する）のスタック型セルの電荷蓄積
部を対象とする半導体装置の製造方法に関する。
リー（以下DRAMと称する）のスタック型セルの電荷蓄積
部を対象とする半導体装置の製造方法に関する。
従来の技術 大容量のDRAMを実現するために種々のメモリーセル構
造が提案されている。電荷蓄積部を読み出しトランジス
タの上部に積み上げた構造のスタック型メモリーセルも
それらの一つである。スタック型のメモリーセルでは電
荷蓄積部の表面積を増やすために色々な工夫がなされて
いる。
造が提案されている。電荷蓄積部を読み出しトランジス
タの上部に積み上げた構造のスタック型メモリーセルも
それらの一つである。スタック型のメモリーセルでは電
荷蓄積部の表面積を増やすために色々な工夫がなされて
いる。
第３図は64メガビット用として発表（ダブル．ワカミ
ヤ 他，ヴイ・エル・エス・アィ シンポジュウム テ
クニカル ダイジェスト（W.Wakamiya et al,VLSI Sym
p.Tech.Dig.）,p69（1989））された電荷蓄積部の製造
方法を示したものである。
ヤ 他，ヴイ・エル・エス・アィ シンポジュウム テ
クニカル ダイジェスト（W.Wakamiya et al,VLSI Sym
p.Tech.Dig.）,p69（1989））された電荷蓄積部の製造
方法を示したものである。
この従来の製造方法を簡単に説明すると、まず第３図
（ａ）に示すように、シリコン基板31上に形成された層
間絶縁膜32の上に第１のポリシリコン膜33を形成する。
この第１のポリシリコン膜33は層間絶縁膜32に形成され
た開口を通してシリコン基板31と接続されている。
（ａ）に示すように、シリコン基板31上に形成された層
間絶縁膜32の上に第１のポリシリコン膜33を形成する。
この第１のポリシリコン膜33は層間絶縁膜32に形成され
た開口を通してシリコン基板31と接続されている。
次に第１のポリシリコン膜33上にCVD膜34を形成し、
さらに第３図（ｂ）に示すように、CVD膜34に開口35を
形成し、続いて第２のポリシリコン膜36を形成する。
さらに第３図（ｂ）に示すように、CVD膜34に開口35を
形成し、続いて第２のポリシリコン膜36を形成する。
次に、フォトレジスト膜37を第２のポリシリコン膜36
上に塗布し、周知のエッチバック法にて、CVD膜34上の
第２のポリシリコン膜36を除去する。第３図（ｃ）はこ
の状態を示している。
上に塗布し、周知のエッチバック法にて、CVD膜34上の
第２のポリシリコン膜36を除去する。第３図（ｃ）はこ
の状態を示している。
最後に、開口35内に残存するフォトレジスト膜37と、
CVD膜34を除去することによって第３図（ｄ）に示した
スタック型メモリーセルの電荷蓄積部が完成する。
CVD膜34を除去することによって第３図（ｄ）に示した
スタック型メモリーセルの電荷蓄積部が完成する。
発明が解決しようとする課題 しかしながら、第３図で示した従来の製造方法では、
同図（ｂ）に示したように、開口35を形成する際に第１
のポリシリコン膜33に対して合わせマージン（lm）が必
要となる。このため、従来の製造方法では、メモリーセ
ルのさらなる微細化に対処できないという課題を有して
いた。
同図（ｂ）に示したように、開口35を形成する際に第１
のポリシリコン膜33に対して合わせマージン（lm）が必
要となる。このため、従来の製造方法では、メモリーセ
ルのさらなる微細化に対処できないという課題を有して
いた。
課題を解決するための手段 本発明は上記課題を解決するためになされたものであ
り、ポリシリコン膜からなる導電体上の所望領域にシリ
コン酸化膜からなる第１の下地保護膜を形成する工程
と、同第１の下地保護膜の側壁部と導電体の表面に接し
て窒化シリコン膜からなる第２の下地保護膜を形成する
工程と、同工程を少なくとも１回以上繰り返して導電体
の表面に第１の下地保護膜と第２の下地保護膜を交互に
形成する工程と、第１の下地保護膜と第２の下地保護膜
をマスクにして導電体をエッチングする工程と、第１の
下地保護膜または第２の下地保護膜のいずれか一方を除
去して導電体の表面の一部分を露出させる工程と、この
後残存する第１または第２の下地保護膜をマスクにして
露出した導電体の一部分をエッチングする工程から構成
されている。
り、ポリシリコン膜からなる導電体上の所望領域にシリ
コン酸化膜からなる第１の下地保護膜を形成する工程
と、同第１の下地保護膜の側壁部と導電体の表面に接し
て窒化シリコン膜からなる第２の下地保護膜を形成する
工程と、同工程を少なくとも１回以上繰り返して導電体
の表面に第１の下地保護膜と第２の下地保護膜を交互に
形成する工程と、第１の下地保護膜と第２の下地保護膜
をマスクにして導電体をエッチングする工程と、第１の
下地保護膜または第２の下地保護膜のいずれか一方を除
去して導電体の表面の一部分を露出させる工程と、この
後残存する第１または第２の下地保護膜をマスクにして
露出した導電体の一部分をエッチングする工程から構成
されている。
作用 この構成によって、スタック型メモリーセルの電荷蓄
積部の表面にセルフアラインで凹凸を形成できるので、
DRAMのキャパシタの容量を拡大することが可能となる。
積部の表面にセルフアラインで凹凸を形成できるので、
DRAMのキャパシタの容量を拡大することが可能となる。
実施例 以下本発明の一実施例における半導体装置の製造方法
をスタック型メモリーセルの電荷蓄積部の下部電極の形
成方法に用いた例について、第１図（ａ）〜（ｇ）の工
程順断面図とともに説明する。
をスタック型メモリーセルの電荷蓄積部の下部電極の形
成方法に用いた例について、第１図（ａ）〜（ｇ）の工
程順断面図とともに説明する。
まず、第１図（ａ）に示すように、シリコン基板１上
に形成された開口を有する層間絶縁膜２上に膜厚約1.2
μｍのポリシリコン膜３を周知の減圧CVD法で形成し、
次に膜厚約400nmの第１の酸化膜（SiO2膜）４を周知のC
VD法で形成する。さらに、第１の酸化膜４上の所望領域
に幅約0.6μｍ程度のフォトレジスト膜５を通常のフォ
トリソグラフィー法によって形成する。次にフォトレジ
スト膜５をマスクにして、周知の反応性イオンエッチン
グ法にて第１の酸化膜４を除去する。
に形成された開口を有する層間絶縁膜２上に膜厚約1.2
μｍのポリシリコン膜３を周知の減圧CVD法で形成し、
次に膜厚約400nmの第１の酸化膜（SiO2膜）４を周知のC
VD法で形成する。さらに、第１の酸化膜４上の所望領域
に幅約0.6μｍ程度のフォトレジスト膜５を通常のフォ
トリソグラフィー法によって形成する。次にフォトレジ
スト膜５をマスクにして、周知の反応性イオンエッチン
グ法にて第１の酸化膜４を除去する。
次に第１図（ｂ）に示すように、フォトレジスト膜５
を周知の方法で除去し、ポリシリコン膜３および第１の
酸化膜４上に、膜厚約250nmの第１の窒化シリコン膜６
を周知の減圧CVD法で形成する。
を周知の方法で除去し、ポリシリコン膜３および第１の
酸化膜４上に、膜厚約250nmの第１の窒化シリコン膜６
を周知の減圧CVD法で形成する。
次に第１の窒化シリコン膜６に反応性イオンエッチン
グを施して第１図（ｃ）に示すように、第１の酸化膜４
の側壁部にのみ第１の窒化シリコン膜６を残存させる。
次に同様の工程を繰り返して膜厚約250nmの第２の酸化
膜（SiO2膜）７、および膜厚約250nmの第２の酸化シリ
コン膜８を、第１図（ｃ）に示す形状に形成する。この
時第１の酸化膜４の側壁に形成されるそれぞれの膜の幅
は形成直後の膜厚とほぼ等しくなり、第１図（ｃ）にお
いて第１の酸化膜4,第１の窒化シリコン膜6,第２の酸化
膜７および第２の窒化シリコン膜８を合わせた全幅は、
第１の酸化膜４の幅が0.6μｍであるため、ほぼ0.6＋２
×（0.25＋0.25＋0.25）＝2.1μｍ程度となる。
グを施して第１図（ｃ）に示すように、第１の酸化膜４
の側壁部にのみ第１の窒化シリコン膜６を残存させる。
次に同様の工程を繰り返して膜厚約250nmの第２の酸化
膜（SiO2膜）７、および膜厚約250nmの第２の酸化シリ
コン膜８を、第１図（ｃ）に示す形状に形成する。この
時第１の酸化膜４の側壁に形成されるそれぞれの膜の幅
は形成直後の膜厚とほぼ等しくなり、第１図（ｃ）にお
いて第１の酸化膜4,第１の窒化シリコン膜6,第２の酸化
膜７および第２の窒化シリコン膜８を合わせた全幅は、
第１の酸化膜４の幅が0.6μｍであるため、ほぼ0.6＋２
×（0.25＋0.25＋0.25）＝2.1μｍ程度となる。
次に、第１図（ｄ）に示すように、第１の酸化膜４、
第１の窒化シリコン膜6,第２の酸化膜７および第２の窒
化シリコン膜８全てをマスクにして、ポリシリコン膜３
を反応性イオンエッチング法にて約0.6μｍ程度の深さ
までエッチングする。
第１の窒化シリコン膜6,第２の酸化膜７および第２の窒
化シリコン膜８全てをマスクにして、ポリシリコン膜３
を反応性イオンエッチング法にて約0.6μｍ程度の深さ
までエッチングする。
次に、第１図（ｅ）に示すように、第１の酸化膜４と
第２の酸化膜７をフッ酸とフッ化アンモンの混液（NH
4F:HF＝5:1）で選択的に除去する。
第２の酸化膜７をフッ酸とフッ化アンモンの混液（NH
4F:HF＝5:1）で選択的に除去する。
次に、残存する第１の窒化シリコン膜６と第２の窒化
シリコン膜をマスクにして、第１図（ｆ）に示すように
ポリシリコン膜３を反応性イオンエッチング法にてエッ
チング深さがほぼ0.9μｍ程度になるようにエッチング
する。このようにすることによって、最初に約0.6μｍ
程度エッチングされた第２の窒化シリコン膜８から外側
のポリシリコン膜３は完全に除去される。一方第１の酸
化膜４と第２の酸化膜７で覆われていた部分のポリシリ
コン膜３は約0.9μｍ程度エッチングされるので、底部
には約1.2−0.9＝0.3μｍ程度のポリシリコン膜が残る
ことになる。
シリコン膜をマスクにして、第１図（ｆ）に示すように
ポリシリコン膜３を反応性イオンエッチング法にてエッ
チング深さがほぼ0.9μｍ程度になるようにエッチング
する。このようにすることによって、最初に約0.6μｍ
程度エッチングされた第２の窒化シリコン膜８から外側
のポリシリコン膜３は完全に除去される。一方第１の酸
化膜４と第２の酸化膜７で覆われていた部分のポリシリ
コン膜３は約0.9μｍ程度エッチングされるので、底部
には約1.2−0.9＝0.3μｍ程度のポリシリコン膜が残る
ことになる。
最後に、第１の窒化シリコン膜６と第２の窒化シリコ
ン膜８を周知のりん酸エッチング液て除去することによ
って第１図（ｇ）に示した構造が得られる。なお以上説
明した方法を用いれば、環状，列状、その他複雑な形状
の構造を製作することができる。
ン膜８を周知のりん酸エッチング液て除去することによ
って第１図（ｇ）に示した構造が得られる。なお以上説
明した方法を用いれば、環状，列状、その他複雑な形状
の構造を製作することができる。
次に、本発明を応用しｎチャンネル型のスタック型の
メモリーセルを形成した場合の一実施例を第２図に示
す。
メモリーセルを形成した場合の一実施例を第２図に示
す。
第２図に示したメモリーセルの製造方法を説明する
と、ｐ型シリコン基板11に周知の選択酸化法でフィール
ド酸化膜12を形成し、次いで選択トランジスタを構成す
るゲート酸化膜13,ゲート電極（ワード線）14およびn+
拡散層15を形成する。次に、ゲート電極14を第１の層間
絶縁膜16で被覆した後、第１図で説明した製造方法によ
って、電荷蓄積部の下部電極17を形成する。
と、ｐ型シリコン基板11に周知の選択酸化法でフィール
ド酸化膜12を形成し、次いで選択トランジスタを構成す
るゲート酸化膜13,ゲート電極（ワード線）14およびn+
拡散層15を形成する。次に、ゲート電極14を第１の層間
絶縁膜16で被覆した後、第１図で説明した製造方法によ
って、電荷蓄積部の下部電極17を形成する。
次に、下部電極17の表面にキャパシタ絶縁膜18を形成
後、キャパシタプレート電極19を形成する。次に、第２
の層間絶縁膜20を形成し、コンタクト窓の開口を経てビ
ット線21を一方のn+拡散層15に接続することによってス
タック型のメモリーセルができる。
後、キャパシタプレート電極19を形成する。次に、第２
の層間絶縁膜20を形成し、コンタクト窓の開口を経てビ
ット線21を一方のn+拡散層15に接続することによってス
タック型のメモリーセルができる。
なお、第１図に示す本実施例では、電荷蓄積部の下部
電極を二重構造としたが、三重，四重にすることも可能
である。また本実施例では、第１図（ｃ）に示すよう
に、下地保護膜を第１の酸化膜４を中心として外側に向
かって順次形成したが、これとは逆に、まず外周部に下
地保護膜を形成し、次いで中心に向かって下地保護膜を
順次形成してゆくことも当然のことながら可能である。
電極を二重構造としたが、三重，四重にすることも可能
である。また本実施例では、第１図（ｃ）に示すよう
に、下地保護膜を第１の酸化膜４を中心として外側に向
かって順次形成したが、これとは逆に、まず外周部に下
地保護膜を形成し、次いで中心に向かって下地保護膜を
順次形成してゆくことも当然のことながら可能である。
発明の効果 以上のように本発明によれば、電荷蓄積部の表面積を
自己整合的に増大することが可能となり、微小領域に大
きな容量を形成することができるので、DRAMのメモリー
セルを大幅に小さくできる効果を有する。
自己整合的に増大することが可能となり、微小領域に大
きな容量を形成することができるので、DRAMのメモリー
セルを大幅に小さくできる効果を有する。
第１図（ａ）〜（ｇ）は本発明の製造方法を説明するた
めの工程順断面図、第２図は本発明を応用したDRAMのス
タック型メモリーセルの断面図、第３図（ａ）〜（ｄ）
は従来の製造方法を説明するための工程順断面図であ
る。 １……シリコン基板、３……ポリシリコン膜（導電
体）、４……第１の酸化膜（第１の下地保護膜）、６…
…第１の窒化シリコン膜（第２の下地保護膜）、７……
第２の酸化膜、８……第２の窒化シリコン膜。
めの工程順断面図、第２図は本発明を応用したDRAMのス
タック型メモリーセルの断面図、第３図（ａ）〜（ｄ）
は従来の製造方法を説明するための工程順断面図であ
る。 １……シリコン基板、３……ポリシリコン膜（導電
体）、４……第１の酸化膜（第１の下地保護膜）、６…
…第１の窒化シリコン膜（第２の下地保護膜）、７……
第２の酸化膜、８……第２の窒化シリコン膜。
Claims (1)
- 【請求項１】シリコン基板上に形成された導電体上の所
望領域に第１の下地保護膜を形成する工程と、前記第１
の下地保護膜の側壁部に、第２の下地保護膜と第３の下
地保護膜とを交互に少なくとも１回以上繰り返して形成
する工程と、前記第１、第２、および第３の下地保護膜
をマスクとして前記導電体をエッチングする工程と、前
記第１の下地保護膜、および前記第２または第３の下地
保護膜のいずれか一方を除去して前記導電体の表面の一
部分を露出させる工程と、この後残存する前記下地保護
膜をマスクにして露出した前記導電体の一部分をエッチ
ングする工程を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167176A JP2644908B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167176A JP2644908B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456265A JPH0456265A (ja) | 1992-02-24 |
| JP2644908B2 true JP2644908B2 (ja) | 1997-08-25 |
Family
ID=15844831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167176A Expired - Lifetime JP2644908B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644908B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930009594B1 (ko) * | 1991-01-30 | 1993-10-07 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법 |
| TW243541B (ja) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
| KR960009998B1 (ko) * | 1992-06-08 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
| KR960008865B1 (en) * | 1992-07-15 | 1996-07-05 | Samsung Electronics Co Ltd | Method for manufacturing a capacitor in semiconductor memory device |
| KR960011664B1 (ko) * | 1993-05-21 | 1996-08-24 | 현대전자산업 주식회사 | 반도체 장치의 캐패시터 형성방법 |
| JP3235565B2 (ja) * | 1998-04-30 | 2001-12-04 | 日本電気株式会社 | 半導体不揮発性記憶装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2724209B2 (ja) * | 1989-06-20 | 1998-03-09 | シャープ株式会社 | 半導体メモリ素子の製造方法 |
-
1990
- 1990-06-25 JP JP2167176A patent/JP2644908B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0456265A (ja) | 1992-02-24 |
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