JP2724209B2 - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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- JP2724209B2 JP2724209B2 JP1158028A JP15802889A JP2724209B2 JP 2724209 B2 JP2724209 B2 JP 2724209B2 JP 1158028 A JP1158028 A JP 1158028A JP 15802889 A JP15802889 A JP 15802889A JP 2724209 B2 JP2724209 B2 JP 2724209B2
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、半導体メモリ素子の製造方法に関し、更
に詳しくは、ダイナミック・ランダム・アクセス・メモ
リ（以下、DRAMと称す）のメモリセルを作製する方法に
関する。
に詳しくは、ダイナミック・ランダム・アクセス・メモ
リ（以下、DRAMと称す）のメモリセルを作製する方法に
関する。
＜従来の技術＞ 高集積化の先端を走るDRAMは、ここ３年内に４倍の割
合で記憶容量が増大しており、今後、4Mb,16Mb,64Mbと
順次容量が増加していくと予想される。このような集積
度の向上を図る上で、DRAMの記憶単位であるメモリセル
を縮小して行く必要がある。一方、放射線によるソフト
エラーを防止すると共に、十分なS/N比の信号を確保す
るためには、メモリセル内の電荷蓄積容量はある最低値
以上を保たねばならない。このため、電荷蓄積コンデン
サを半導体表面に形成する事は4MbDRAM以降不可能とな
っており、この電荷蓄積コンデンサを、半導体基板に形
成された穴とか溝の内部や、半導体基板表面に形成され
たMOSトランジスタ上に形成する三次元構造メモリセル
が一般化しつつある。
合で記憶容量が増大しており、今後、4Mb,16Mb,64Mbと
順次容量が増加していくと予想される。このような集積
度の向上を図る上で、DRAMの記憶単位であるメモリセル
を縮小して行く必要がある。一方、放射線によるソフト
エラーを防止すると共に、十分なS/N比の信号を確保す
るためには、メモリセル内の電荷蓄積容量はある最低値
以上を保たねばならない。このため、電荷蓄積コンデン
サを半導体表面に形成する事は4MbDRAM以降不可能とな
っており、この電荷蓄積コンデンサを、半導体基板に形
成された穴とか溝の内部や、半導体基板表面に形成され
たMOSトランジスタ上に形成する三次元構造メモリセル
が一般化しつつある。
＜発明が解決しようとする課題＞ ところで、電極蓄積コンデンサを、半導体基板に形成
された穴とか溝、いわゆるトレンチの内部に形成する方
式は、トレンチの深さに応じて電荷蓄積容量を増すこと
ができるため、メモリセルを縮小する上では有利である
が、深いトレンチを再現性よく形成することが技術的に
非常に困難であるため、生産面で有利とはいえない。一
方、電荷畜積コンデンサをMOSトランジスタ上に形成す
るいわゆるスタック型メモリセルは、比較的生産に適し
ているが、上記トレンチを利用する場合に比べてコンデ
ンサ容量を大きくできないため、16Mb、64Mbと高集積化
していく上で不利であった。これは、スタック型メモリ
セルの電荷蓄積電極をなす多結晶シリコン膜の膜厚が0.
3μｍ程度と比較的薄く、電荷の大部分が上記電極の上
面に蓄積されているため、セル面積の縮小により蓄積電
荷量が急激に減少するためである。
された穴とか溝、いわゆるトレンチの内部に形成する方
式は、トレンチの深さに応じて電荷蓄積容量を増すこと
ができるため、メモリセルを縮小する上では有利である
が、深いトレンチを再現性よく形成することが技術的に
非常に困難であるため、生産面で有利とはいえない。一
方、電荷畜積コンデンサをMOSトランジスタ上に形成す
るいわゆるスタック型メモリセルは、比較的生産に適し
ているが、上記トレンチを利用する場合に比べてコンデ
ンサ容量を大きくできないため、16Mb、64Mbと高集積化
していく上で不利であった。これは、スタック型メモリ
セルの電荷蓄積電極をなす多結晶シリコン膜の膜厚が0.
3μｍ程度と比較的薄く、電荷の大部分が上記電極の上
面に蓄積されているため、セル面積の縮小により蓄積電
荷量が急激に減少するためである。
そこで、この発明の目的は、16Mb,64Mbと高集積化す
る場合にも最低値以上の電荷蓄積容量を持つスタック型
メモリセルを作製できる半導体メモリ素子の製造方法を
提供することにある。
る場合にも最低値以上の電荷蓄積容量を持つスタック型
メモリセルを作製できる半導体メモリ素子の製造方法を
提供することにある。
＜課題を解決するための手段＞ 上記目的を達成するために、請求項１に記載の半導体
メモリ素子の製造方法は、半導体基板表面に形成された
トランジスタと、該トランジスタの一方の端子に接続さ
れた一方の電極は、柱状またはカップ状をなす主部と、
該主部側壁の外周近傍を離間して取り巻く外周部と、上
記主部の端部と外周部の端部とを一体に連結する底部と
からなり、且つ他方の電極は、上記一方の電極の主部、
外周部及び底部に各々対向する部分からなるコンデンサ
とを有するスタック型メモリセルを備えた半導体メモリ
素子の製造方法であって、上記半導体基板表面に上記ト
ランジスタを形成した後、層間絶縁膜を堆積させ、上記
トランジスタの一方の端子が露出するようにコンタクト
ホールを形成する工程と、該コンタクトホールを介し
て、上記トランジスタの一方の端子と接続するように上
記層間絶縁膜上に導電性厚膜を堆積させる工程と、上記
コンデンサの主部を形成すべき領域を除く領域の上記導
電性厚膜を、上記コンデンサの底部の厚さまでエッチン
グする工程と、上記導電性厚膜と選択的にエッチング可
能な材料からなり、上記主部側壁の外周を密着して取り
巻く外周側壁を形成する工程と、上記外周側壁の材料に
対する腐食剤によって腐食を受けない導電性材料からな
り、上記外周側壁を密着して取り巻くと共に端部が上記
コンデンサの底部の厚さまでエッチングされた導電性厚
膜に連結する外周部を形成する工程と、上記外周部より
も外側の領域の、上記コンデンサの底部の厚さまでエッ
チングされた導電性厚膜をエッチングして、上記コンデ
ンサの底部を形成する工程と、上記外周側壁を腐食剤に
よって除去した後、上記コンデンサの一方の電極の上に
絶縁膜及び上記コンデンサの他方の電極を順次形成する
工程とを有することを特徴としている。
メモリ素子の製造方法は、半導体基板表面に形成された
トランジスタと、該トランジスタの一方の端子に接続さ
れた一方の電極は、柱状またはカップ状をなす主部と、
該主部側壁の外周近傍を離間して取り巻く外周部と、上
記主部の端部と外周部の端部とを一体に連結する底部と
からなり、且つ他方の電極は、上記一方の電極の主部、
外周部及び底部に各々対向する部分からなるコンデンサ
とを有するスタック型メモリセルを備えた半導体メモリ
素子の製造方法であって、上記半導体基板表面に上記ト
ランジスタを形成した後、層間絶縁膜を堆積させ、上記
トランジスタの一方の端子が露出するようにコンタクト
ホールを形成する工程と、該コンタクトホールを介し
て、上記トランジスタの一方の端子と接続するように上
記層間絶縁膜上に導電性厚膜を堆積させる工程と、上記
コンデンサの主部を形成すべき領域を除く領域の上記導
電性厚膜を、上記コンデンサの底部の厚さまでエッチン
グする工程と、上記導電性厚膜と選択的にエッチング可
能な材料からなり、上記主部側壁の外周を密着して取り
巻く外周側壁を形成する工程と、上記外周側壁の材料に
対する腐食剤によって腐食を受けない導電性材料からな
り、上記外周側壁を密着して取り巻くと共に端部が上記
コンデンサの底部の厚さまでエッチングされた導電性厚
膜に連結する外周部を形成する工程と、上記外周部より
も外側の領域の、上記コンデンサの底部の厚さまでエッ
チングされた導電性厚膜をエッチングして、上記コンデ
ンサの底部を形成する工程と、上記外周側壁を腐食剤に
よって除去した後、上記コンデンサの一方の電極の上に
絶縁膜及び上記コンデンサの他方の電極を順次形成する
工程とを有することを特徴としている。
また、請求項２に記載の半導体メモリ素子の製造方法
は、請求項１に記載の半導体メモリ素子の製造方法にお
いて、上記導電性厚膜と選択的にエッチング可能な材料
からなり、上記主部側壁の外周を密着して取り巻く外周
側壁を形成する上記工程と、上記外周側壁の材料に対す
る腐食剤によって腐食を受けない導電性材料からなり、
上記外周側壁を密着して取り巻くと共に端部が上記コン
デンサの底部の厚さまでエッチングされた導電性厚膜に
連結する外周部を形成する上記工程とを反復することを
特徴としている。
は、請求項１に記載の半導体メモリ素子の製造方法にお
いて、上記導電性厚膜と選択的にエッチング可能な材料
からなり、上記主部側壁の外周を密着して取り巻く外周
側壁を形成する上記工程と、上記外周側壁の材料に対す
る腐食剤によって腐食を受けない導電性材料からなり、
上記外周側壁を密着して取り巻くと共に端部が上記コン
デンサの底部の厚さまでエッチングされた導電性厚膜に
連結する外周部を形成する上記工程とを反復することを
特徴としている。
＜作用＞ 請求項１の半導体メモリ素子の製造方法により作製さ
れたメモリセルでは、コンデンサの一方の電極は導電性
材料からなる主部，外周部および底部が連結されてな
り、他方の電極はこれら各部に対向する部分からなるた
め、上記一方の電極が主部のみからなる場合に比して上
記両電極の対向面積が増加して、電荷蓄積容量が増大す
る。しかも、上記一方の電極の外周部は、柱状またはカ
ップ状をなす主部の側壁の外周近傍を取り巻いているの
で、この電極の底面積をあまり増加させることなく両電
極の対向面積が増加する。特に、上記外周部の、上記主
部の側壁に対向する内側面と、その反対側で外側の領域
に面する外側面とがいずれも対向面積に寄与する。した
がって、16Mb,64Mbと高集積化する場合に、最低値以上
の電荷蓄積容量が容易に確保される。
れたメモリセルでは、コンデンサの一方の電極は導電性
材料からなる主部，外周部および底部が連結されてな
り、他方の電極はこれら各部に対向する部分からなるた
め、上記一方の電極が主部のみからなる場合に比して上
記両電極の対向面積が増加して、電荷蓄積容量が増大す
る。しかも、上記一方の電極の外周部は、柱状またはカ
ップ状をなす主部の側壁の外周近傍を取り巻いているの
で、この電極の底面積をあまり増加させることなく両電
極の対向面積が増加する。特に、上記外周部の、上記主
部の側壁に対向する内側面と、その反対側で外側の領域
に面する外側面とがいずれも対向面積に寄与する。した
がって、16Mb,64Mbと高集積化する場合に、最低値以上
の電荷蓄積容量が容易に確保される。
また、この半導体メモリ素子の製造方法では、上記一
方の電極の主部側壁を密着して取り巻く上記外周側壁と
この外周側壁を密着して取り巻く上記外周部とは、リソ
グラフィを行なうことなく自己整合的に設けられるの
で、隣接したメモリセルのコンデンサ間の間隔は、リソ
グラフィ技術によって達成されている限界値以下に設定
され得る。したがって、16Mbあるいはそれ以上に高集積
化する場合にも、セル面積が有効活用されて、最低値以
上の電荷蓄積容量が容易に確保される。この結果、最低
値以上の電荷畜積容量を持つスタック型メモリセルが作
製される。
方の電極の主部側壁を密着して取り巻く上記外周側壁と
この外周側壁を密着して取り巻く上記外周部とは、リソ
グラフィを行なうことなく自己整合的に設けられるの
で、隣接したメモリセルのコンデンサ間の間隔は、リソ
グラフィ技術によって達成されている限界値以下に設定
され得る。したがって、16Mbあるいはそれ以上に高集積
化する場合にも、セル面積が有効活用されて、最低値以
上の電荷蓄積容量が容易に確保される。この結果、最低
値以上の電荷畜積容量を持つスタック型メモリセルが作
製される。
また、請求項２の半導体メモリ素子の製造方法では、
上記外周部と底部を形成する工程を反復しているので、
マスク数を増加させることなく、外周部および底部が外
側の領域へ向かって順次追加して形成される。したがっ
て、上記一方の電極の底面積の割に電荷蓄積容量がさら
に増して、大容量のコンデンサが形成される。
上記外周部と底部を形成する工程を反復しているので、
マスク数を増加させることなく、外周部および底部が外
側の領域へ向かって順次追加して形成される。したがっ
て、上記一方の電極の底面積の割に電荷蓄積容量がさら
に増して、大容量のコンデンサが形成される。
＜実施例＞ 以下、この発明の半導体メモリ素子の製造方法を実施
例により詳細に説明する。
例により詳細に説明する。
第１図は、第一の実施例の半導体メモリ素子の製造方
法により作製すべき半導体メモリ素子の要部を示してい
る。この半導体メモリ素子は、いわゆるスタック型構造
をなし、半導体基板１の表面に形成されたトランジスタ
Ｔと、このトランジスタＴの上方に形成されたコンデン
サＣとを備えている。トランジスタＴは、ソース領域５
と、ドレイン領域４と、ゲート絶縁膜２と、このゲート
絶縁膜２上に設けられたゲート電極３からなっている。
コンデンサＣは、上記トランジスタＴのソース領域５に
接続された一方の電極（下部電極）10と、図示しない他
方の電極（上部電極）と、これらに挟まれた図示しない
絶縁膜とを備えている。上記一方の電極10は、角柱状を
なす主部６と、この主部６の側壁6aの外周近傍を離間し
て取り巻く外周部７と、上記主部６の端部と外周部７の
端部とを一体に連結する底部８とからなっている。上記
他方の電極は、この一方の電極10の主部6,外周部７およ
び底部８に各々対向する部分からなっている。
法により作製すべき半導体メモリ素子の要部を示してい
る。この半導体メモリ素子は、いわゆるスタック型構造
をなし、半導体基板１の表面に形成されたトランジスタ
Ｔと、このトランジスタＴの上方に形成されたコンデン
サＣとを備えている。トランジスタＴは、ソース領域５
と、ドレイン領域４と、ゲート絶縁膜２と、このゲート
絶縁膜２上に設けられたゲート電極３からなっている。
コンデンサＣは、上記トランジスタＴのソース領域５に
接続された一方の電極（下部電極）10と、図示しない他
方の電極（上部電極）と、これらに挟まれた図示しない
絶縁膜とを備えている。上記一方の電極10は、角柱状を
なす主部６と、この主部６の側壁6aの外周近傍を離間し
て取り巻く外周部７と、上記主部６の端部と外周部７の
端部とを一体に連結する底部８とからなっている。上記
他方の電極は、この一方の電極10の主部6,外周部７およ
び底部８に各々対向する部分からなっている。
この半導体メモリ素子は、第２図に示す工程に従っ
て、次のようにして作製する。なお、この第２図の（Ａ
−１），（Ｂ−１），（Ｃ−１），（Ｄ−１），（Ｅ−
１），（Ｆ−１）はそれぞれ平面図であり、（Ａ−
２），（Ｂ−２），（Ｃ−２），（Ｄ−２），（Ｅ−
２），（Ｆ−２）はそれぞれ上記各平面図のＸ−Ｘ線断
面図である。そして、これらの図中、一点鎖線で区切ら
れた１つの領域が各々１つのメモリセルを示しており
（以下の図において同様）、これらは上記トランジスタ
ＴおよびコンデンサＣをそれぞれ包含している。
て、次のようにして作製する。なお、この第２図の（Ａ
−１），（Ｂ−１），（Ｃ−１），（Ｄ−１），（Ｅ−
１），（Ｆ−１）はそれぞれ平面図であり、（Ａ−
２），（Ｂ−２），（Ｃ−２），（Ｄ−２），（Ｅ−
２），（Ｆ−２）はそれぞれ上記各平面図のＸ−Ｘ線断
面図である。そして、これらの図中、一点鎖線で区切ら
れた１つの領域が各々１つのメモリセルを示しており
（以下の図において同様）、これらは上記トランジスタ
ＴおよびコンデンサＣをそれぞれ包含している。
まず、公知の手順によって、第２図（Ａ−１），（Ａ
−２）に示すように、Ｐ型Si基板11の表面にトランジス
タＴを形成して、層間絶縁膜としてSiO2膜17とSi3N4膜1
8とを形成した後、この層間絶縁膜の上記トランジスタ
Ｔのソース領域15上にコンタクトホール19を開口する。
ここで、12（第２図（Ａ−１）に破線で示す閉領域）は
選択酸化法で形成したSiO2からなる素子分離領域、13,1
3′は熱酸化法で形成したSiO2からなるゲート絶縁膜、1
4,14′,14″は燐ドープ多結晶Siからなるゲート電極
（ワード線）、15,16はそれぞれ砒素（As）イオン注入
によって形成したＮ型のソース領域，ドレイン領域、15
a,16a,16a′は燐（Ｐ）イオン注入によって形成したLDD
（ライトリ・ドープト・ドレイン）構造をなすＮ領域を
示している。また、上記Si3N4膜18は、後の工程での
弗化水素酸処理から下地SiO2膜17を保護する目的で形成
したものであり、後述する工程において多結晶Siをエ
ッチングする際に多少エッチングされて膜厚が減少する
ことを考慮して、十分な膜厚に設定している。
−２）に示すように、Ｐ型Si基板11の表面にトランジス
タＴを形成して、層間絶縁膜としてSiO2膜17とSi3N4膜1
8とを形成した後、この層間絶縁膜の上記トランジスタ
Ｔのソース領域15上にコンタクトホール19を開口する。
ここで、12（第２図（Ａ−１）に破線で示す閉領域）は
選択酸化法で形成したSiO2からなる素子分離領域、13,1
3′は熱酸化法で形成したSiO2からなるゲート絶縁膜、1
4,14′,14″は燐ドープ多結晶Siからなるゲート電極
（ワード線）、15,16はそれぞれ砒素（As）イオン注入
によって形成したＮ型のソース領域，ドレイン領域、15
a,16a,16a′は燐（Ｐ）イオン注入によって形成したLDD
（ライトリ・ドープト・ドレイン）構造をなすＮ領域を
示している。また、上記Si3N4膜18は、後の工程での
弗化水素酸処理から下地SiO2膜17を保護する目的で形成
したものであり、後述する工程において多結晶Siをエ
ッチングする際に多少エッチングされて膜厚が減少する
ことを考慮して、十分な膜厚に設定している。
なお、以下、１つのメモリセルに着目して説明するこ
ととし、図中、これに隣接するメモリセル（上記１つの
メモリセルに対して左右対称に構成される）を構成する
各部の参照数字に「′」あるいは「″」を付して表わ
し、説明を省略することとする。
ととし、図中、これに隣接するメモリセル（上記１つの
メモリセルに対して左右対称に構成される）を構成する
各部の参照数字に「′」あるいは「″」を付して表わ
し、説明を省略することとする。
次に、上記コンデンサＣの一方の電極10の材料として
厚膜の燐ドープ多結晶Si膜20と、この膜をエッチングす
る際のマスク材料としてSiO2膜21を全面に形成する。そ
して、このSiO2膜21を、リソグラフィ手法によって形成
したレジストをマスクとして、反応性イオンエッチング
法によって、第２図（Ｂ−１），（Ｂ−２）に示すよう
に、矩形の電極形状に加工する。上記レジストを除去し
た後、上記加工後のSiO2膜21をマスクとして上記厚膜多
結晶Si膜20を薄膜の部分20bを残してエッチングし除去
する。この多結晶Si膜20の厚膜の部分は、第１図に示し
た一方の電極10の主部６に相当している。なお、本出願
人が先に出願した半導体メモリ素子（特願昭63−227945
号）を作製する際は、上記SiO2膜21を除去した領域上
の、多結晶Si膜20を完全に除去して、この一方の電極10
を主部６のみで構成している。
厚膜の燐ドープ多結晶Si膜20と、この膜をエッチングす
る際のマスク材料としてSiO2膜21を全面に形成する。そ
して、このSiO2膜21を、リソグラフィ手法によって形成
したレジストをマスクとして、反応性イオンエッチング
法によって、第２図（Ｂ−１），（Ｂ−２）に示すよう
に、矩形の電極形状に加工する。上記レジストを除去し
た後、上記加工後のSiO2膜21をマスクとして上記厚膜多
結晶Si膜20を薄膜の部分20bを残してエッチングし除去
する。この多結晶Si膜20の厚膜の部分は、第１図に示し
た一方の電極10の主部６に相当している。なお、本出願
人が先に出願した半導体メモリ素子（特願昭63−227945
号）を作製する際は、上記SiO2膜21を除去した領域上
の、多結晶Si膜20を完全に除去して、この一方の電極10
を主部６のみで構成している。
次に、減圧気相成長（LPCVD）法によって断差被覆性
の良好なSiO2膜を全面形成して、上記多結晶Si膜20の側
壁20aの箇所（断差部）を除く平坦部の上記SiO2膜を反
応性イオン性エッチング法によって除去する。このよう
にして、第２図（Ｃ−１），（Ｃ−２）に示すように、
上記多結晶Si膜20の側壁20aにそれぞれSiO2膜からなる
外周側壁22を形成する。なお、多結晶Si膜20の側壁20a
に十分な厚さで上記SiO2膜が形成されるように減圧CVD
法を採用する一方、上記外周側壁22がエッチングされな
いように反応性イオンエッチング法を採用している。ま
た、外周側壁22の材料としてSiO2膜を用いているが、多
結晶Si20の材料に対して選択的にエッチング可能であれ
ば他の材料を用いても良い。
の良好なSiO2膜を全面形成して、上記多結晶Si膜20の側
壁20aの箇所（断差部）を除く平坦部の上記SiO2膜を反
応性イオン性エッチング法によって除去する。このよう
にして、第２図（Ｃ−１），（Ｃ−２）に示すように、
上記多結晶Si膜20の側壁20aにそれぞれSiO2膜からなる
外周側壁22を形成する。なお、多結晶Si膜20の側壁20a
に十分な厚さで上記SiO2膜が形成されるように減圧CVD
法を採用する一方、上記外周側壁22がエッチングされな
いように反応性イオンエッチング法を採用している。ま
た、外周側壁22の材料としてSiO2膜を用いているが、多
結晶Si20の材料に対して選択的にエッチング可能であれ
ば他の材料を用いても良い。
次に、全面に多結晶Siを形成した後、反応性イオンエ
ッチング法によって、この多結晶Siと上記多結晶Si膜20
のうち残存した薄膜の部分20bとを上記断差部を除いて
完全にエッチングし除去する。このようにして、第２図
（Ｄ−１），（Ｄ−２）に示すように、多結晶Siからな
り、上記外周側壁22を密接して取り巻くと共に端部が上
記薄膜の部分20bに連結するリング状多結晶Si23を形成
する。この多結晶Si23は、第１図に示した一方の電極10
の外周部７に相当している。同時に、この多結晶Si23の
外側の領域の上記薄膜の部分20bを除去することによっ
て、上記一方の電極10の底部８をも形成している。上記
多結晶Si20の厚膜の部分は薄膜の部分20bを介して上記
リング状多結晶Si23に電気的にも接続されることにな
る。なお、上記一方の電極10の外周部７構成する材料を
主部６と同一材料の多結晶Siとしたが、これに限られる
ものではなく、次工程において外周側壁22を腐食剤に
よって除去する際に、侵されないような導電性材料であ
れば良い。また、上記Si3N4膜18は工程において十分
な膜厚としているけれども、上記多結晶Si膜20bをエッ
チングする際は、Si3N4膜18に対して選択的にエッチン
グするのが望ましい。
ッチング法によって、この多結晶Siと上記多結晶Si膜20
のうち残存した薄膜の部分20bとを上記断差部を除いて
完全にエッチングし除去する。このようにして、第２図
（Ｄ−１），（Ｄ−２）に示すように、多結晶Siからな
り、上記外周側壁22を密接して取り巻くと共に端部が上
記薄膜の部分20bに連結するリング状多結晶Si23を形成
する。この多結晶Si23は、第１図に示した一方の電極10
の外周部７に相当している。同時に、この多結晶Si23の
外側の領域の上記薄膜の部分20bを除去することによっ
て、上記一方の電極10の底部８をも形成している。上記
多結晶Si20の厚膜の部分は薄膜の部分20bを介して上記
リング状多結晶Si23に電気的にも接続されることにな
る。なお、上記一方の電極10の外周部７構成する材料を
主部６と同一材料の多結晶Siとしたが、これに限られる
ものではなく、次工程において外周側壁22を腐食剤に
よって除去する際に、侵されないような導電性材料であ
れば良い。また、上記Si3N4膜18は工程において十分
な膜厚としているけれども、上記多結晶Si膜20bをエッ
チングする際は、Si3N4膜18に対して選択的にエッチン
グするのが望ましい。
次に、第２図（Ｅ−１），（Ｅ−２）に示すように、
弗化水素酸（HF）を含有するエッチング液を用いて、Si
O2膜21およびSiO2膜からなる外周側壁22を除去する。そ
の後、コンデンサＣのキャパシタ絶縁膜24を形成し、コ
ンデンサＣの他方の電極として、複数のメモリセルの共
通配線となるプレート電極25を形成する。キャパシタ絶
縁膜24は、LPCVD法によりSi3N4膜を形成した後、ウェッ
ト酸化によりSi3N4膜表面を酸化してなるSiO2/Si3N4二
層膜とした。また、プレート電極25は、燐ドープ多結晶
Siを用いた。
弗化水素酸（HF）を含有するエッチング液を用いて、Si
O2膜21およびSiO2膜からなる外周側壁22を除去する。そ
の後、コンデンサＣのキャパシタ絶縁膜24を形成し、コ
ンデンサＣの他方の電極として、複数のメモリセルの共
通配線となるプレート電極25を形成する。キャパシタ絶
縁膜24は、LPCVD法によりSi3N4膜を形成した後、ウェッ
ト酸化によりSi3N4膜表面を酸化してなるSiO2/Si3N4二
層膜とした。また、プレート電極25は、燐ドープ多結晶
Siを用いた。
最後に、第２図（Ｆ−１），（Ｆ−２）に示すよう
に、層間絶縁膜26を形成した後、トランジスタＴのドレ
イン領域16上にコンタクトホール27を開口して、共通配
線（ビット線）28を形成する。このようにして、第１図
に示した半導体メモリ素子の作製を完了する。
に、層間絶縁膜26を形成した後、トランジスタＴのドレ
イン領域16上にコンタクトホール27を開口して、共通配
線（ビット線）28を形成する。このようにして、第１図
に示した半導体メモリ素子の作製を完了する。
上記半導体メモリ素子を、最小線幅0.5μｍで形成す
る場合、メモリセルサイズは、３μｍ×1.2μｍ＝3.6μ
m2となる。多結晶Si電極20の厚さを0.5μm,SiO2マスク2
1の形状を0.6μｍ×1.35μｍの矩形状にすると、この形
状から推定される多結晶Si電極の表面積は2.8μm2程度
となる。この場合、従来のスタック型メモリセルでは、
３μm2程度の面積しかコンデンサとして利用できないこ
とになる。しかし、上記半導体メモリ素子の構造、すな
わち、柱状の主部６に、0.1μｍ厚のSiO2からなる外周
側壁を形成することによって、0.1μｍ厚の多結晶Siか
らなる外周部７を連結した場合は、7.6μm2程度の表面
積をコンデンサとして利用できる。実際に、メモリセル
当りのコンデンサ容量を比較測定したところ、従来のス
タック型メモリセルは17fFしかなかったのに対し、上記
半導体メモリ素子の構造では42fFの大容量を実現でき、
16MbDRAMにも十分に利用できる大きさとなった。なお、
リーク電流，キャパシタ絶縁膜の寿命に関しても顕著な
劣化はみられなかった。このように、一方の電極10の柱
状をなす主部６の側壁6aの外周近傍を外周部７を設けて
取り巻くことによって、この電極10の底面積をあまり増
加させることなく、コンデンサＣの対向面積を増加させ
ることができる。特に、外周部７の、主部側壁6aに対向
する内側面と、その反対側で外側の領域に面する外側面
とがいずれも対向面積に寄与する。したがって、16Mbあ
るいはそれ以上に高集積化する場合にも、最低値以上の
電荷蓄積容量を容易に確保することができる。また、上
記外周側壁22および外周部23をリソグラフィを行なうこ
となく自己整合的に設けているので、隣接するメモリセ
ルのコンデンサＣ同志の距離をリソグラフィ技術の限界
以下まで縮めることができ、素子を高集積化することが
できる。しかも、マスク数を増加させる必要がない。
る場合、メモリセルサイズは、３μｍ×1.2μｍ＝3.6μ
m2となる。多結晶Si電極20の厚さを0.5μm,SiO2マスク2
1の形状を0.6μｍ×1.35μｍの矩形状にすると、この形
状から推定される多結晶Si電極の表面積は2.8μm2程度
となる。この場合、従来のスタック型メモリセルでは、
３μm2程度の面積しかコンデンサとして利用できないこ
とになる。しかし、上記半導体メモリ素子の構造、すな
わち、柱状の主部６に、0.1μｍ厚のSiO2からなる外周
側壁を形成することによって、0.1μｍ厚の多結晶Siか
らなる外周部７を連結した場合は、7.6μm2程度の表面
積をコンデンサとして利用できる。実際に、メモリセル
当りのコンデンサ容量を比較測定したところ、従来のス
タック型メモリセルは17fFしかなかったのに対し、上記
半導体メモリ素子の構造では42fFの大容量を実現でき、
16MbDRAMにも十分に利用できる大きさとなった。なお、
リーク電流，キャパシタ絶縁膜の寿命に関しても顕著な
劣化はみられなかった。このように、一方の電極10の柱
状をなす主部６の側壁6aの外周近傍を外周部７を設けて
取り巻くことによって、この電極10の底面積をあまり増
加させることなく、コンデンサＣの対向面積を増加させ
ることができる。特に、外周部７の、主部側壁6aに対向
する内側面と、その反対側で外側の領域に面する外側面
とがいずれも対向面積に寄与する。したがって、16Mbあ
るいはそれ以上に高集積化する場合にも、最低値以上の
電荷蓄積容量を容易に確保することができる。また、上
記外周側壁22および外周部23をリソグラフィを行なうこ
となく自己整合的に設けているので、隣接するメモリセ
ルのコンデンサＣ同志の距離をリソグラフィ技術の限界
以下まで縮めることができ、素子を高集積化することが
できる。しかも、マスク数を増加させる必要がない。
なお、上記一方の電極10の外周部７のリング状構造は
一重としたが、二重あるいはそれ以上としても良い。た
とえば、上記工程乃至工程（第２図（Ｃ−１），
（Ｃ−２）乃至（Ｄ−１），（Ｄ−２）に相当する）を
二度繰り返すことによって、二重のリング状構造とする
ことができる。より詳しくは、まず工程を最初に実行
する際、一重目のリング状多結晶Si23を反応性イオンエ
ッチング法によって形成するときに、平坦部に多結晶Si
20bの薄膜を残しておくようにする。そして、工程に
戻って再度、SiO2膜からなる外周側壁を形成し、その外
側に二重目の多結晶Siの外周部を形成する。このように
した場合、工程度数は増加するが、マスク数を増加させ
ることがなく、セルサイズの割にさらに大容量のコンデ
ンサを形成することができる。
一重としたが、二重あるいはそれ以上としても良い。た
とえば、上記工程乃至工程（第２図（Ｃ−１），
（Ｃ−２）乃至（Ｄ−１），（Ｄ−２）に相当する）を
二度繰り返すことによって、二重のリング状構造とする
ことができる。より詳しくは、まず工程を最初に実行
する際、一重目のリング状多結晶Si23を反応性イオンエ
ッチング法によって形成するときに、平坦部に多結晶Si
20bの薄膜を残しておくようにする。そして、工程に
戻って再度、SiO2膜からなる外周側壁を形成し、その外
側に二重目の多結晶Siの外周部を形成する。このように
した場合、工程度数は増加するが、マスク数を増加させ
ることがなく、セルサイズの割にさらに大容量のコンデ
ンサを形成することができる。
次に、第二の実施例の半導体メモリ素子の製造方法に
ついて説明する。第一の実施例は、半導体メモリ素子の
一方の電極10の主部６を柱状としたが、第二の実施例は
カップ状とした点が異なっている。以下、相異点につい
て説明する。
ついて説明する。第一の実施例は、半導体メモリ素子の
一方の電極10の主部６を柱状としたが、第二の実施例は
カップ状とした点が異なっている。以下、相異点につい
て説明する。
まず、第３図（Ａ−１），（Ａ−２）に示すように、
第一の実施例の工程（第２図（Ａ−１），（Ａ−２）
に対応する）を全く同様に実行して、コンタクトホール
19を形成する。そして、コンデンサの一方の電極の材料
として厚膜の燐ドープ多結晶Si30を形成し、さらにPSG
膜31を形成する。PSG膜31はリソグラフィ技術によって
形成したレジストをマスクとして加工し、さらに弗化水
素酸（HF）を含むエッチング液で若干エッチングして、
細くした形状のPSG膜32とする。次に、LPCVD法によって
全面にSiO2膜を堆積した後、反応性イオンエッチング法
によって、平坦部の上記SiO2膜を除去し、PSG間32の側
壁にのみSiO2膜を残す。
第一の実施例の工程（第２図（Ａ−１），（Ａ−２）
に対応する）を全く同様に実行して、コンタクトホール
19を形成する。そして、コンデンサの一方の電極の材料
として厚膜の燐ドープ多結晶Si30を形成し、さらにPSG
膜31を形成する。PSG膜31はリソグラフィ技術によって
形成したレジストをマスクとして加工し、さらに弗化水
素酸（HF）を含むエッチング液で若干エッチングして、
細くした形状のPSG膜32とする。次に、LPCVD法によって
全面にSiO2膜を堆積した後、反応性イオンエッチング法
によって、平坦部の上記SiO2膜を除去し、PSG間32の側
壁にのみSiO2膜を残す。
次に、弗化水素酸（HF）を含むエッチング液を用いて
PSG膜32を除去する。側壁に残したSiO2膜33は、PSG膜32
に比してエッチング速度が遅いため、第３図（Ｂ−
１），（Ｂ−２）に示すように、残存することになる。
次に、この側壁のSiO2膜33をマスクにして、厚膜多結晶
Si膜30を反応性イオンエッチング法によってエッチング
する。このとき、厚膜多結晶Si膜30のうち薄膜の部分30
bを残してエッチングを停止する。このようにして、コ
ンデンサＣの一方の電極の主部としてカップ状電極34を
形成する。
PSG膜32を除去する。側壁に残したSiO2膜33は、PSG膜32
に比してエッチング速度が遅いため、第３図（Ｂ−
１），（Ｂ−２）に示すように、残存することになる。
次に、この側壁のSiO2膜33をマスクにして、厚膜多結晶
Si膜30を反応性イオンエッチング法によってエッチング
する。このとき、厚膜多結晶Si膜30のうち薄膜の部分30
bを残してエッチングを停止する。このようにして、コ
ンデンサＣの一方の電極の主部としてカップ状電極34を
形成する。
以後の作製工程は第一の実施例と同様であって、カッ
プ状電極34の外周近傍にリング状の構造の外周部35,底
部30bを形成し、キャパシタ絶縁膜36の形成工程を経
て、プレート電極37を形成する。
プ状電極34の外周近傍にリング状の構造の外周部35,底
部30bを形成し、キャパシタ絶縁膜36の形成工程を経
て、プレート電極37を形成する。
このようにして作製した半導体メモリ素子は、上記外
周部35を設けない場合の容量がセル当たり18fFであった
のに対して、外周部35を設けることによって38fFとな
り、第一の実施例と同様に、セルサイズの割に大容量と
することができた。上記容量のデータは、多結晶Si膜30
の膜厚が0.4μｍであって、他の作製条件は第一の実施
例と同じである。
周部35を設けない場合の容量がセル当たり18fFであった
のに対して、外周部35を設けることによって38fFとな
り、第一の実施例と同様に、セルサイズの割に大容量と
することができた。上記容量のデータは、多結晶Si膜30
の膜厚が0.4μｍであって、他の作製条件は第一の実施
例と同じである。
なお、第一の実施例および第二実施例はいわゆる折り
返しビット線構成のセル配置を形成したが、開放型ビッ
ト線構成などの他の配置へ適用する事も容易である。ま
た、Ｐ型Si基板上にＮチャネルMOSトランジスタを形成
してメモリセルトランジスタとしたが、Ｎ型Si基板上の
Ｐ型領域に形成しても良く、Ｎ型Si基板上あるいはＰ型
Si基板上のＮ型領域上にＰチャネルMOSトランジスタを
形成してメモリセルトランジスタを構成しても良い。さ
らに、素子分離領域の形状、詳細な構造、形成法、メモ
リセルトランジスタの形状、構造、形成法、層間絶縁膜
の材質、構造、形成法、コンデンサの電極材料、構造、
形成法、キャパシタ絶縁膜の材質、構造、形成法等は本
実施例に限定されるものではない。
返しビット線構成のセル配置を形成したが、開放型ビッ
ト線構成などの他の配置へ適用する事も容易である。ま
た、Ｐ型Si基板上にＮチャネルMOSトランジスタを形成
してメモリセルトランジスタとしたが、Ｎ型Si基板上の
Ｐ型領域に形成しても良く、Ｎ型Si基板上あるいはＰ型
Si基板上のＮ型領域上にＰチャネルMOSトランジスタを
形成してメモリセルトランジスタを構成しても良い。さ
らに、素子分離領域の形状、詳細な構造、形成法、メモ
リセルトランジスタの形状、構造、形成法、層間絶縁膜
の材質、構造、形成法、コンデンサの電極材料、構造、
形成法、キャパシタ絶縁膜の材質、構造、形成法等は本
実施例に限定されるものではない。
＜発明の効果＞ 以上より明らかなように、請求項１の半導体メモリ素
子の製造方法により作製されたメモリセルでは、コンデ
ンサの一方の電極は導電性材料からなる主部，外周部お
よび底部が連結されてなり、他方の電極はこれら各部に
対向する部分からなるので、上記一方の電極が主部のみ
からなる場合に比して上記両電極の対向面積が増加し
て、電荷蓄積容量が増大する。しかも、上記一方の電極
の外周部は、柱状またはカップ状をなす主部の側壁の外
周近傍を取り巻いているので、この電極の底面積をあま
り増加させることなく両電極の対向面積が増加する。特
に、上記外周部の輪郭をなし、上記主部の側壁に対向す
る内側面と、その反対側で外側の領域に面する外側面と
がいずれも対向面積に寄与する。したがって、16Mb,64M
bと高集積化する場合に、最低値以上の電荷蓄積容量を
容易に確保することができる。
子の製造方法により作製されたメモリセルでは、コンデ
ンサの一方の電極は導電性材料からなる主部，外周部お
よび底部が連結されてなり、他方の電極はこれら各部に
対向する部分からなるので、上記一方の電極が主部のみ
からなる場合に比して上記両電極の対向面積が増加し
て、電荷蓄積容量が増大する。しかも、上記一方の電極
の外周部は、柱状またはカップ状をなす主部の側壁の外
周近傍を取り巻いているので、この電極の底面積をあま
り増加させることなく両電極の対向面積が増加する。特
に、上記外周部の輪郭をなし、上記主部の側壁に対向す
る内側面と、その反対側で外側の領域に面する外側面と
がいずれも対向面積に寄与する。したがって、16Mb,64M
bと高集積化する場合に、最低値以上の電荷蓄積容量を
容易に確保することができる。
また、この半導体メモリ素子の製造方法では、上記一
方の電極の主部側壁を密着して取り巻く上記外周側壁と
この外周側壁を密着して取り巻く上記外周部とを、リソ
グラフィを行なうことなく自己整合的に設けているの
で、隣接したメモリセルのコンデンサ間の間隔を、リソ
グラフィ技術によって達成されている限界値以下に設定
することができる。したがって、16Mbあるいはそれ以上
に高集積化する場合にも、セル面積を有効活用でき、最
低値以上の電荷蓄積容量を容易に確保できる。この結
果、最低値以上の電荷蓄積容量を持つスタック型メモリ
セルを作製することができる。
方の電極の主部側壁を密着して取り巻く上記外周側壁と
この外周側壁を密着して取り巻く上記外周部とを、リソ
グラフィを行なうことなく自己整合的に設けているの
で、隣接したメモリセルのコンデンサ間の間隔を、リソ
グラフィ技術によって達成されている限界値以下に設定
することができる。したがって、16Mbあるいはそれ以上
に高集積化する場合にも、セル面積を有効活用でき、最
低値以上の電荷蓄積容量を容易に確保できる。この結
果、最低値以上の電荷蓄積容量を持つスタック型メモリ
セルを作製することができる。
また、請求項２の半導体メモリ素子の製造方法では、
上記外周部と底部を形成する工程を反復しているので、
マスク数を増加させることなく、外周部および底部を外
側の領域へ向かって順次追加して形成できる。したがっ
て、上記一方の電極の底面積の割に電荷蓄積容量をさら
に増大でき、大容量のコンデンサを形成することができ
る。
上記外周部と底部を形成する工程を反復しているので、
マスク数を増加させることなく、外周部および底部を外
側の領域へ向かって順次追加して形成できる。したがっ
て、上記一方の電極の底面積の割に電荷蓄積容量をさら
に増大でき、大容量のコンデンサを形成することができ
る。
第１図はこの発明の第一の実施例の製造方法により作製
すべき半導体メモリ素子の要部を示す斜視図、第２図は
上記半導体メモリ素子の製造工程を説明する図であり、
第２図の（Ａ−１），（Ｂ−１），（Ｃ−１），（Ｄ−
１），（Ｅ−１），（Ｆ−１）は平面図、（Ａ−２），
（Ｂ−２），（Ｃ−２），（Ｄ−２），（Ｅ−２），
（Ｆ−２）はそれぞれ上記平面図のＸ−Ｘ線断面図であ
る。第３図は第二の実施例の半導体メモリ素子の製造工
程を説明する図であり、第３図の（Ａ−１），（Ｂ−
１），（Ｃ−１）は平面図、第３図の（Ａ−２），（Ｂ
−２），（Ｃ−２）はそれぞれ上記平面図のＹ−Ｙ線断
面図である。 1,11……Ｐ型シリコン基板、12……素子分離絶縁膜、 2,13……ゲート絶縁膜、3,14,14′,14″……ゲート電
極、 5,15……ソース領域のソース、4,16……ドレイン領域の
ドレイン、 17,18……層間絶縁膜、19,19′,19″……コンタクトホ
ール、６……主部、 20,30……多結晶Si膜、21,21′,21″,33,33′……SiO2
膜、 22……外周側壁、7,23,23′,23″,35,35′……外周部、
８……底部、 24,36……キャパシタ絶縁膜、25,37……プレート電極、 26……第２の層間絶縁膜、 27,27′,27″……ビット線配線のコンタクトホール、 28,28′,28″……ビット線配線、 31,31′,31″,32,32′,32″……PSG膜、 34,34′……カップ状電極、Ｃ……コンデンサ、Ｔ……
トランジスタ。
すべき半導体メモリ素子の要部を示す斜視図、第２図は
上記半導体メモリ素子の製造工程を説明する図であり、
第２図の（Ａ−１），（Ｂ−１），（Ｃ−１），（Ｄ−
１），（Ｅ−１），（Ｆ−１）は平面図、（Ａ−２），
（Ｂ−２），（Ｃ−２），（Ｄ−２），（Ｅ−２），
（Ｆ−２）はそれぞれ上記平面図のＸ−Ｘ線断面図であ
る。第３図は第二の実施例の半導体メモリ素子の製造工
程を説明する図であり、第３図の（Ａ−１），（Ｂ−
１），（Ｃ−１）は平面図、第３図の（Ａ−２），（Ｂ
−２），（Ｃ−２）はそれぞれ上記平面図のＹ−Ｙ線断
面図である。 1,11……Ｐ型シリコン基板、12……素子分離絶縁膜、 2,13……ゲート絶縁膜、3,14,14′,14″……ゲート電
極、 5,15……ソース領域のソース、4,16……ドレイン領域の
ドレイン、 17,18……層間絶縁膜、19,19′,19″……コンタクトホ
ール、６……主部、 20,30……多結晶Si膜、21,21′,21″,33,33′……SiO2
膜、 22……外周側壁、7,23,23′,23″,35,35′……外周部、
８……底部、 24,36……キャパシタ絶縁膜、25,37……プレート電極、 26……第２の層間絶縁膜、 27,27′,27″……ビット線配線のコンタクトホール、 28,28′,28″……ビット線配線、 31,31′,31″,32,32′,32″……PSG膜、 34,34′……カップ状電極、Ｃ……コンデンサ、Ｔ……
トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新村 尚之 大阪府大阪市阿倍野区長池町22番22号 シヤープ株式会社内 (56)参考文献 特開 昭64−74752（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板表面に形成されたトランジスタ
と、該トランジスタの一方の端子に接続された、一方の
電極は、柱状またはカップ状をなす主部と、該主部側壁
の外周近傍を離間して取り巻く外周部と、上記主部の端
部と上記外周部の端部とを一体に連結する底部とからな
り、且つ他方の電極は、上記一方の電極の主部、外周部
および底部に各々対向する部分からなるコンデンサとを
有するスタック型メモリセルを備えた半導体メモリ素子
の製造方法であって、 上記半導体基板表面に上記トランジスタを形成した後、
層間絶縁膜を堆積させ、上記トランジスタの一方の端子
が露出するようにコンタクトホールを形成する工程と、 該コンタクトホールを介して、上記トランジスタの一方
の端子と接続するように上記層間絶縁膜上に導電性厚膜
を堆積させる工程と、 上記コンデンサの主部を形成すべき領域を除く領域の上
記導電性厚膜を、上記コンデンサの底部の厚さまでエッ
チングする工程と、 上記導電性厚膜と選択的にエッチング可能な材料からな
り、上記主部側壁の外周を密着して取り巻く外周側壁を
形成する工程と、 上記外周側壁の材料に対する腐食剤によって腐食を受け
ない導電性材料からなり、上記外周側壁を密着して取り
巻くと共に端部が上記コンデンサの底部の厚さまでエッ
チングされた導電性厚膜に連結する外周部を形成する工
程と、 上記外周部よりも外側の領域の、上記コンデンサの底部
の厚さまでエッチングされた導電性厚膜をエッチングし
て、上記コンデンサの底部を形成する工程と、 上記外周側壁を腐食剤によって除去した後、上記コンデ
ンサの一方の電極の上に絶縁膜及び上記コンデンサの他
方の電極を順次形成する工程とを有することを特徴とす
る、半導体メモリ素子の製造方法。 - 【請求項２】請求項１に記載の半導体メモリ素子の製造
方法において、 上記導電性厚膜と選択的にエッチング可能な材料からな
り、上記主部側壁の外周を密着して取り巻く外周側壁を
形成する上記工程と、 上記外周側壁の材料に対する腐食剤によって腐食を受け
ない導電性材料からなり、上記外周側壁を密着して取り
巻くと共に端部が上記コンデンサの底部の厚さまでエッ
チングされた導電性厚膜に連結する外周部を形成する上
記工程とを反復することを特徴とする、半導体メモリ素
子の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158028A JP2724209B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体メモリ素子の製造方法 |
| EP90306762A EP0404553B1 (en) | 1989-06-20 | 1990-06-20 | Semiconductor memory device |
| KR1019900009059A KR930009577B1 (ko) | 1989-06-20 | 1990-06-20 | 반도체 메모리 소자 및 그 제조방법 |
| DE69024112T DE69024112T2 (de) | 1989-06-20 | 1990-06-20 | Halbleiterspeicheranordnung |
| US07/972,914 US5314835A (en) | 1989-06-20 | 1992-11-06 | Semiconductor memory device |
| US08/112,480 US5334869A (en) | 1989-06-20 | 1993-08-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158028A JP2724209B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体メモリ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322559A JPH0322559A (ja) | 1991-01-30 |
| JP2724209B2 true JP2724209B2 (ja) | 1998-03-09 |
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ID=15662697
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| EP (1) | EP0404553B1 (ja) |
| JP (1) | JP2724209B2 (ja) |
| KR (1) | KR930009577B1 (ja) |
| DE (1) | DE69024112T2 (ja) |
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|---|---|---|---|---|
| DD299990A5 (de) * | 1990-02-23 | 1992-05-14 | Dresden Forschzentr Mikroelek | Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE69126559T2 (de) * | 1990-02-26 | 1997-10-02 | Nec Corp | Halbleiterspeicheranordnung |
| JP2644908B2 (ja) * | 1990-06-25 | 1997-08-25 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| US5061650A (en) * | 1991-01-17 | 1991-10-29 | Micron Technology, Inc. | Method for formation of a stacked capacitor |
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