KR940007391B1 - 고집적 반도체 메모리장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

고집적 반도체 메모리장치의 제조방법
제 1 도는 고집적 반도체 메모리장치를 제조하기 위한 COB셀의 레이아웃도이다.
제2a도 내지 제2d도는 상기 제 1 도의 AA'선을 잘라본 종래 방법에 의한 고집적 반도체 메모리장치의 커패시터 제조방법을 설명하는 단면도들이다.
제 3 도는 본 발명의 일 실시예에 의한 제조된 고집적 반도체 메모리장치의 사시도이다.
제4a도 내지 제4e도는 상기 제 1 도의 AA'선을 잘라본 본 발명에 의한 고집적 반도체 메모리장치를 제조하기 위한 일 실시예의 방법을 설명하는 단면도들이다.
제 5 도는 본 발명의 다른 실시예에 의한 제조된 고집적 반도체 메모리장치의 사시도이다.
제6a도 내지 제6e도는 상기 제 1 도의 AA'선을 잘라본 본 발명에 의한 고집적 반도체 메모리장치를 제조하기 위한 다른 실시예의 방법을 설명하는 단면도들이다.
제 7 도, 제 8 도, 및 제 9 도는 상기 제 1 도의 AA'선을 잘라본 본 발명에 의한 고집적 반도체 메모리장치의 또 다른 실시예들을 도시한 단면도들이다.
제10도, 제11도, 제12도, 제13도 및 제14도는 본 발명에 의한 고집적 반도체 메모리장치의 적응예를 도시한 단면도들이다.
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 식각마스크로서 핀홀이 형성되어 있는 절연막의 핀홀을 통하여 형성된 산화실리콘 아일랜드를 이용하여 셀 커패시턴스 증가를 도모한 고용량 캐피시터를 포함하는 고집적 반도체 메모리장치의 제조방법에 관한 것이다.
DRAM 메모리셀에 있어서, 셀 커패시턴스의 증가는 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하므로 셀의 메모리특성을 향상시키는데 크게 기여한다. 메모리셀의 집적도가 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적은 줄어들게 되고, 이는 결과적으로 셀 커패시터 영역감소를 초래한다. 따라서 집적도의 증가함에 따라서 단위면적당의 정전용량이 증가되어야 한다.
최근 셀 커패시턴스를 증가시키기 위한 많은 연구보고들이 제출되어 왔는데, 이들의 대부분은 셀 커패시터를 구성하는 스토리전극의 구조에 관한 것이다. 이러한 예로서는, 후지쯔 (Fajitsu)사의 핀구조(Fin Structure) 전극(3-Dimensional Stacked Capacitor Cell for 16M and 64M DRAMS. by T. Ema et al., IEDM, 1988. PP592~595), 도시바(Toshiba)사의 박스구조(Box Structure) 전극 (A New Stacked Capacitor Cell with Thin Box Structured Storage Node by S. Inoue et al., SSDM, 1989, PP141~144)과 SSC구조전극(A Spread Stacked Capacitor(SSC)Cell for 64M bit DRAMS by S. Inoue et al., IEDM 1989 PP31~34) 및 미쯔비시(Mistubishi)사의 원통구조(Cylindrical Structure) 전극(Novel Stacked Capacitor Cell for 64Mb DRAM by W. Wakaniya et al., VLSI Technology Symposium, 1989 PP69~70)등을 들 수 있다.
하지만 스토리지전극의 구조를 개선하여 셀 정전용량을 증가시키고자 하는 시도는 디지인률의 한계, 복잡한 공정에 의한 에러율 증가등의 문제점이 있다. 따라서 상기한 개선된 스토리지전극은 실용적이지 못하고 이들문제점을 극복하는 새로운 셀 커패시터 제조방법에 대한 필요성은 더욱더 높아갔다.
셀 커패시턴스를 스토리지전극의 구조개선에 의존하지 않고 스토리지전극을 구성하는 물질자체의 특성을 이용하여 증가시키는 방법이 제안되었다.
예를들면, 문헌[Extended Abstracts of the 22nd on Solid State Device and Materials, 1990. pp869~872(Yoshio Hayashide. et al.)and pp873~876(H. Watanabe et al.)]에는 울통불퉁한 (Uneven) 표면을 가진 다결정실리콘층을 제공하여 스토리지전극 표면을 증가시키는 기술이 개시되어 있다.
Watande et. al의 방법에 의하면, 다결정실리콘을 저압 CVD법에 의해 550℃의 온도에서 침적한다. 이 특정온도는 550℃는 막구조가 비정질에서 다결정구조로 바뀌는 천이온도이다.
상기 온도에서 침적된 다결정실리콘층의 표면면적이 다른 온도에서 침적된 것보다 약 2배정도 크다. 상기 침적된 다결정실리콘을 이용하여 반도체 장치의 커패시터를 형성한다.
상기한 방법에 의하면, 스택형 커패시터의 스토리지 전극에 상기 다결정실리콘층을 적용하여 캐패시턴스를 두배로 증가시킬 수 있다. 또한 하애시터등은 575℃에서 폴리실리콘을 증착시켜 스토리지전극을 형성하였을때 다른 통상적인 다결정실리콘 전극과 비교하여 캐패시턴스 1.5배로 증가한다는 것을 교시하고 있다.
또한, 문헌[A CAPACITOR-OVER-BIT LINE(COB) CELL WITH A HEMISPHERICAL-GRAIN STORAGE NODE FOR 64Mb DRAMs M.Sakao, et. al. IEDM, pp665~658(1990)]에는 상기 울통불퉁한 표면의 스토리전극을 갖는 COB구조의 커패시터 셀이 지재되어 있다.
제 1 도는 상기 논문에 실린 COB셀 제조를 위한 레이아웃도이다.
일점쇄선으로 한정되고 횡방향으로 늘어진 모양을 한부분은 활성영역을 형성하기 위한 마스크패턴(P1)이고, 실선으로 한정되고 대칭된 모양을 한 부분은 게이트전극을 형성하기 위한 마스크패턴(P2)이며, 긴 파선으로 한정되고 가운데부를 중심으로 하여 지그재그된(doglegged)모양을 한 부분은 소오스영역과 스토리전극을 연결하는 국부배선을 형성하기 위한 마스크패턴(P3)이고, 이점쇄선으로 한정되고 횡방향으로 늘어선 모양으로 형성되며 가운데 콘텍마크가 그려진 부분은 비트라인을 형성하기 위한 마스크패턴(P4)이며, 짧은 파선으로 한정되며 사선이 형성된 부분은 스토리지전극을 형성하기 위한 마스크패턴(P5)이다.
COB(Capacitor-Over-Bit line)셀은 비트라인 위에 셀 커패시터를 형성한 것으로 그 제조방법은 다음과 같다. 트랜지스터의 드레인영역과 접속되도록 비트라인을 형성한 후, 기판전면에 절연물질을 도포하여 상기 비트라인을 전기적으로 절연시킨다. 이어서, 상기 절연물질을 부분적으로 제거하여 트랜지스터의 소오스영역의 일부를 노출시킨다. 스토리지전극은 상기 절연물질 위에 형성되며 상기 소오스영역의 노출된 부분을 통하여 트랜지스터의 소오스영역과 접속한다. 이는 64Mb 및 258Mb급 DRAM셀에 알맞는 구조로서 비트라인의 콘택불량을 방지하기 위한 소개되었다.
제2A도 내지 제2D도는 종래 방법에 의한 고집적 반도체 메모리장치 제조방법을 설명하는 단면도들로서, 상기 제 1 도의 AA'선을 잘라 본구조이다.
상기 논문에서 소개한 반구모양의 그레인을 갖는 디결정실리콘(이차, HSG 다결정실리콘이라 칭함)은 비결정실리콘에서 다결정실리콘으로 상태천이하는 과정에서 발생하는 특이한 물리적 현상을 이용한 것이다. 기판에 비결정실리콘을 증착한 후 열을 가하면, 상기 비결정실리콘은 특정온도, 특정압력, 즉 550℃, 1.0torr에서 미세한 반구모양의 그레인들을 형성한다. 비결정 실리콘은 울통불퉁한 표면을 갖는 중간상태의 다결정실리콘으로 천이하게 되고, 상기 울퉁불퉁한 표면은 평평한 표면보다 2~3배의 표면적 증가를 가져온다.
트랜지스터의 소오스영역과 접하는 국부배선(20)과, 드레인영역과 접하는 비트라인이 형성된 반도체기판 전면에 절연막(22) (엄격히 말하자면 두세층의 절연막이 적층되어 있다)을 형성한 후 상기 국부배선의 일부분을 노출시키기위해 콘택홀(9)을 이방성 식각에 의해 형성한다. 이어서, 상기 콘택홀을 완전히 채우며 상기 절연막상에서는 임의의 두께를 갖는 다결정실리콘을 형성한 후, 상기 마스크패턴(P5)을 이용한 식각공정을 행하므로 각 셀 단위로 중심부 스토리지전극(30)이 형성한다(제2a도).
상기 중심부 스토리전극(30)이 형성된 반도체기판 전면에 HSG 다결정실리콘층(32)을 형성하는데, 이는 특정온도, 특정압력, 즉 550℃, 1.0torr이라는 조건하에서 통상의 CVD법, 예컨대 LPCVD법에 의해 형성한다. HSG 다결정실리콘층의 표면적은 작은 반구모양의 그레인 때문에 종래 HSG가 형성되지 않은 다결정실리콘의 약 두배가량 증가된다. 이때 상기 반구모양의 그레인은 약 80㎚의 직경을 가지므로 상기 HSG 다결정실리콘층은 적어도 80㎚보다 두꺼워야 하며, 중심부 스토리전극 사이의 간격의 1/2보다 적어야 한다(제2b도).
상기 HSG 다결정실리콘층(32)은 다른 식각마스크없이 HBr 가스를 사용하여 반응성이온식각(RIE)법에 의해 에치백되는데, 이는 각 셀 단위로 스토리지전극을 구분하기 위해 각 중심부 스토리지전극(30) 사이의 절연막(22)표면이 일부분 노출될때까지 행한다. 이때 상기 중심부 스토리지전극의 상면에 도포된 HSG 다결정실리콘층은 상기 에치백공정에 의해 완전히 제거되고 울퉁불퉁한 그 표면 모양만을 상기 중심부 스토리지전극의 표면에 전달한다. 상기 중심부 스토리지전극의 측면에 도포된 HSG 다결정실리콘은 그 울퉁불퉁함에 완만해진 모양(32a)으로 형성된다. 스토리지전극은 그 표면이 울퉁불퉁해진 상기 중심부 스토리지전극(30a)과 상기 식각공정후 남은 HSG 다결정실리콘층(32a)으로 구성된다(제2c도).
셀 커패시터는 상기 스토리전극 전면에 유전체막(34)을 형성한 후 다결정실리콘층을 반도체기판 전면에 도포하여 플레이트전극(36)을 형성하므로 완성된다. (제2d도).
상술한 메모리셀의 커패시터 제조방법은, 셀 커패시터의 유효면적 확장을 위해 스토리지전극의 구조개선에만 의존하지 않고 물질 자체의 물리적 성질을 이용하므로 디자인률에 구애받지 않으면서 간단한 공정으로 셀 커패시터를 제조할 수 있다. 그렇지만, 특정온도나 특정압력과 같은 제조조건을 정확하게 맞춰 주어야 하기 때문에 공정 마아진이 매우 작고, 단위면적당 유효증가면적은 약 2배정도로 한정된다.
따라서, 본 발명의 목적은 특정조건에 구애받지 않으면서 셀 커패시터의 유효면적을 증가시키기 위한 커패시터를 포함하는 고집적 반도체 메모리장치의 제조방법을 제공하는데 있다.
상기한 목적 및 기타의 목적을 달성하기 위하여, 본 발명에 의하면, 반도체기판 상에 도전층을 형성하는 제 1 공정, 상기 도전층 상에 핀홀을 포함하는 절연막을 형성하는 제 2 공정, 상기 핀홀에 식각마스크를 형성하는 제 3 공정, 상기 절연막을 제거하는 제 4 공정 및 상기 식각마스크를 식각에 대한 마스크로 이용하여 상기 도전층을 식각하는 제 5 공정을 포함하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조 방법에 제공된다.
상기 전도성 구조물 또는 전도층은 불순물이 주입된 다결정실리콘으로 구성될 수 있다.
전도층은 예를들면, 반도체기판상에 다결정실리콘을 증착하여 다결정실리콘층을 형성한 후 불순물을 주입하여 형성할 수 있다.
전도성 구조물은 예를들면, 반도체기판상에 다결정시릴콘을 증착하여 다결정실리콘층을 형성한 후 불순물을 주입하여 통상적인 리토그래피 공정에 의해 소기 형상의 패턴을 형성시켜 수득한다.
상기 다결정실리콘은 일반적으로 580~650℃의 온도 범위에서 실란(SiH4)을 열분해시켜 증착한다. 다결정실리콘은 균일성, 순도 및 경제성의 면에서 저압 CVD법에 의해 증착시키는 것이 바람직하다. 상기 다결정시릴콘을 증착하여 다결정실리콘층을 형성한 후 불순물을 주입하여 전도층을 형성한다. 다음에 상기 전도층상에 레지스트를 도포한 후 통상적인 리트그래피 공정에 의해 상기 레지스트 패턴을 형성하면, 상기 레지스트 패턴을 에칭용 마스크로서 사용하여 이방성 식각방법에 의에 에칭용 마스크로서 사용하여 이방성 식각 방법에 의해 전도성 구조물인 다결정 실리콘 패턴을 형성할 수 있다.
상기 전도성 구조물 또는 전도층을 반도체 기판상에 형성된 트렌치의 내면에 형성시킬 수도 있다.
상기한 전도성 구조물은 다결정실리콘 기판의 일부상에 형성될 수 있다. 예를들면 실리콘 기판에 트렌치를 형성하고, 상기 트렌치 내면부위에 이온주입을 행하여 전도성을 부여한다. 상기 트렌치 내면의 불순물이 주입된 부위를 본 발명 전도성 구조물로서 사용할 수 있다.
본 발명의 바람직한 태양에 의하면 상기 식각마스크는 산화 실리콘 아일랜드이다.
상기 식각마스크는 상기 전도성 구조물상 또는 상기 전도층상에 핀홀을 포함하는 절연막을 형성하고, 상기 핀홀 부위에 식각마스크를 형성하고, 상기 절연막을 제거하여 형성할 수 있다.
상기 절연막은 바람직하게는 실리콘 질화막이다. 실리콘 징화막에는 핀홀 형성되어 있다. 본 발명에 있어서는 상기 핀홀이-밀도가 적당한 정도가 되도록 증착조건을 설정하는 것이 바람직하다.
상기 실리콘 질화막은 예를들면, 700~800℃의 온도에서 SiC12H2+NH3계를 사용하여 저압 CVD방법에 의해 질화실리콘을 증착시켜 형성한다. 이렇게 형성된 실리콘 질화막의 두께는 30Å~500Å인 것이 바람직하다.
상기 실리콘 질화막이 도포된 전도성 구조물 또는 전도층을 산화분위기하에 노출시켜 상기 전도성구조물 또는 전도층의 표면부위를 산화시켜 식각마스크를 형성시킨다.
그러면 실리콘 질화막의 핀홀을 통하여 식각마스크인 산화 실리콘 아일랜드가 형성한다. 또한 실리콘 질화막의 핀홀 밀도가 증가한다. 즉, 산화과정에서 실리콘 질화막의 소모에 의해 새로운 핀홀이 생기거나 질화막에 균열이 생긴다. 그 결과 처음에 실리콘 질화막에 형성되어 있는 핀홀보다 많은 산화실리콘 아일랜드가 생성된다.
이 현상은 전도성 구조물 또는 전도층으로서 다결정시릴콘을 사용하였을 경우에 현저하게 나타낸다. 상기 산화공정은 형성된 실리콘 질화막의 두께나 증착조건에 따라 공정 조건을 변화시켜 실리콘 질화막이 소기한 산화실리콘 아일랜드 밀도를 갖도록 하는 것이 바람직하다.
실리콘 질화막의 두께가 얇을 수록 낮은 온도에서 단시간내에 산화시켜야 한다. 산화공정은 바람직하게는 800~950℃의 온도에서 20~40분간 H2O의 존재하에 수행한다.
상기 산화공정 이후에 실리콘 질화막을 선택적으로 에칭제거한다.
상기 산화 실리콘 아일랜드를 마스크로서 사용하여, 전도성 구조물 또는 전도층을 에칭한다.
상기 식각마스크를 사용하여 상기 전도성 구조물 또는 전도층을 에칭한 후에, 상기 식각마스크를 제거할 수 있다. 상기 식각마스크가 산화 실리콘 아일랜드인 경우에는 HF나 완충된 HF혼합물을 사용하여 제거할 수 있다.
상기 전도성 구조물 또는 전도층을 에칭한 후 전도성 구조물 또는 전도층 상에 전도성 물질을 도포할 수 있다. 또는 상기 전도층을 셀 단위로 한정한 후 제 1 전극상에 전도성 물질을 도포할 수도 있다. 상기 전도성구조물, 전도층 또는 제 1 전극을 전도성물질로써 도포함으로써 이들 표면의 거칠음 정도(unevenness)을 조정할 수 있다.
상기 전도성물질은 바람직하게는 불순물이 주입된 다결정실리콘이다. 상기 다결정실리콘은 상술한 바와 같은 CVD방법에 의해 증각한 후, 불순물을 주입한다. 이렇게 하여 수득한 다결정실리콘층의 두께는 바람직하제는 50Å~500Å 정도이다.
또한 비전도성인 폴리실리콘 패턴을 형성한 후 상기 패턴을 에칭시킨 후에 불순물을 주입하여 전도성을 부여하여 상기 제 1 전극을 형성할 수도 있다.
상기 전도층상에 포토레지스트 패턴을 형성한 후 상기 전도층을 이방성식각하여 상기 전도층을 셀단위로 형성된다.
상기 제 1 전극을 형성시킨 후에는 상기 제 1 전극 상에 유전체막 및 다른 전도성 재료를 도포하여 제 2 전극을 형성시킨다.
본 발명에서 사용할 수 있는 유전체막으로서는 예를들면 Ta2O5막, NO막, ONO막, SiO2또는 Si3N4막등을 들 수 있다.
상기 제 2 전극을 예를들면 다결정실리콘을 사용하여 형성시킬 수 있다. 상기 다결정실리콘을 상기 유전체층 상에 증착시킨 후 이온주입하여 전도성을 부여하여 제 2 전극을 수득한다.
이하, 첨부한 도면을 참조하여 본 발명을 자세하게 설명한다.
제 3 도는 본 발명에 따라 제조된 고용량 커패시터를 포함하는 고집적 반도체 메모리장치의 사시도이다.
제 1 도의 마스크패턴을 이용하여 제조한 상기 제 3 도에 나타낸 본 발명의 고집적 반도체 메모리장치는, 소오스영역(14), 드레인영역(16) 및 게이트전극(100)을 접속하기 위한 국부배선(20), 상기 트랜지스터의 드레인영역과 접속하는 비트라인(21) 및 본 발명의 방법에 의해 제조된 스토리지전극(100)으로 구성되어 있다.
제4a도 내지 제4e도를 참조하여, 본 발명에 의한 고집적 반도체 메모리장치를 제조방법의 일 실시예를 설명한다.
제4Sa도 내지 제4e도를 참조하여, 본 발명에 의한 고집적 반도체 메모리장치를 제조방법의 일 실시예를 설명한다.
제4a도는 도전층(40) 및 핀홀을 포함하는 절연막인 실리콘 질화막(42)을 형성하는 공정을 도시한 것이다. 먼저, 트랜지스터의 소오스 영역과 접하는 국부배선(20)과 드레인영역과 접하는 비트라인이 형성되어 있는 반도체기판 전면에 절연막(22) (엄격히 말하자면 한층으로 형성되지 않고 두 세층의 절연막이 적층되어 있다)을 형성한 후, 상기 국부배선의 일부분을 노출시키기 위한 콘택홀을 이방성식각에 의해 형성된다. 이어서 불순물이 주입된 다결정실리콘과 같은 도전물질을, 예컨대 저압화학증착(LPCVD)법을 이용하여 상기 콘택홀이 형성되어 있는 결과물 전면에 증착하므로 상기 도전층(40)을 형성한다. 상기 도전층(40)에 실리콘 질화막(42)을, 30Å~500Å두께로 증착시킨다. 이때 상기 도전층의 두께는 최종적인 셀 커패시턴스를 결정하는 중요한 요인이되며, 그 두께는 바람직하게는 4,000Å~6,000Å이다. 또한 상기 질화실리콘막은 핀홀(pip hole) (9)이 많이 형성되어 있는 것일수록 셀 커패시턴스를 증가시킬 수 있기 때문에 바람직하다. 상기 핀홀은 실리콘질화막에 본래 형성되어 있으나, 실리콘 질화막을 증착하는 조건을 조절하여 고의적으로 증가시킬 수도 있다.
본 발명의 주된 목적인 셀 커패시턴스 증가는 상기 핀홀이 고의적인 증가에 의해 효과적으로 달성할 수 있다.
제4b도는 상기 실리콘 질화막(42)의 핀홀을 통하여 에칭마스크인 산화실리콘 아일랜드(44)를 형성하는 공정을 도시한 것이다. 핀홀을 포함하는 상기 실리콘 질화막(42)이 형성된 전도층(40)을 산소(O2)분위기와 같은 산화성 분위기하에 노출시켜서, 상기 전도층(40)의 표면부위를 산화시키면 상기 핀홀 또는 실리콘질화막의 균열(crack)부분에 산화실리콘 아일랜드(SiO2)(44)가 생성된다. 이는 군도를 이루는 것처럼 전체 실리콘 질화막에 걸쳐 임의의 모양, 임의의 갯수로 형성된다.
상기 산화실리콘 아일랜드(44)는 상기 실리콘질화막(42) 또는 상기 다결정실리콘으로 구성된 도전층(44)는 표면부위의 실리콘 원자들과, 산소 분위기로부터 기판에 공급되는 산화원자들이 결합하여 형성된 것으로, 상기 실리콘질화막 중에서도 원자결합이 약한 부분, 예컨대 핀홀이나 균열이 생성된 부분에서 쉽게 형성되어 군도를 이루는데, 그 크기는 최소피쳐사이즈(minium feature size)보다 훨씬 작다.
상기 산화공정 중, 실리콘원자의 소모에 의하여 또 다른 핀홀(9)이나 균열이 상기 실리콘 질화막에 생성되기도 하는데, 산화실리콘 아일랜드(447)형성을 위한 도 다른 좋은 장소로서 제공된다.
제4c도는 에칭마스크로서 산화실리콘 아일랜드(44)를 이용한 이방성식각 공정을 도시한 것이다. 실리콘 질화막 전체에 걸쳐 군도처럼 상기 산화실리콘 아일랜드(44)들이 형성되어 있는 결과물을 실리콘질화막 제거를 위한 습식식각 에천트에 담구므로 상기 산화실리콘 아일랜드(44)들만 남긴다. 이어서, 남은 상기 산화 실리콘 아일랜드(44)를 식각마스크로 하여 상기 도전층(40)을 임의의 깊이만큼 이방성 식각해내는데, 상기 깊이는 식각을 진행하는 시간 및 식각에천트의 농도를 조절하여 변화시킬 수 있고, 그 변화는 셀 커패시턴스 변화에 중요한 요인으로 작용하기 때문에, 원하는 셀 커패시턴스에 따라서 상기 깊이를 조절해야 한다. 다음에 HF나 완충된 HF혼합물을 사용하여 상기 산화실리콘 아일랜드(44)를 제거한다.
제4d도는 각 셀 단위로 한정된 제 1 전극인 스토리지 전극(100)을 형성하는 공정을 도시한 것이다. 상기 이방성식각에 의해 그 표면이 벌집모양으로 형성된 도전층 전면에 포토레지스트를 도포한 후, 상기 마스트패턴(P5)을 이용하여 포토레지스트패턴(70)을 형성하고, 상기 포토레지스트패턴을 식각마스크로 하여 상기 제 1 전도층을 부분적으로 이방성 식각해내므로 각 셀단위로 한정된 제 1 전극인 스토리지전극(100)을 완성한다.
제4e도는 유전체막(110) 및 플레이트전극(120)을 형성하는 공정을 도시한 것이다. 스토리지전극(100)이 형성되어 있는 반도체기판 전면에 고유전물질로, 예컨대 Ta2O5와 같은 물질로 유전체막(110)을 형성하고, 상기 유전체막 전면에 불순물이 도우프된 다결정실리콘과 같은 도전물질을 증착하여 플레이트전극(120)을 형성하므로, 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)을 구비하는 셀 커패시터를 완성한다.
제 5 도는 본 발명의 다른 실시예에 의해 제조된 고집적 반도체 메모리장치의 사시도이다. 이는, 상기 제 3 도와 비교했을때 스토리지전극 모양을 제외하면, 모두 같은 구조로 되어 있다.
제6a도 내지 6e도를 참조하여, 본 발명에 의한 고집적 반도체 메모리장치를 제조하기 위한 다른 실시예의 방법을 설명하고자 한다.
제6a도는 각 셀 단위로 한정된 전도성 구조물(50) 및 핀홀을 포함하는 절연막인 실리콘 질화막(42)을 형성하는 공정을 도시한 것이다. 상기 일 실시예에서 설명한 것과 같은 방법으로 도전층을 형성한 후, 상기 마스크패턴(P5)을 이용하여 각 셀 단위로 한정된 도전층패턴을 형성하여 전도성 구조물(50)을 수득한다. 이는 상기 도전층을 패턴화하지 않고 공정을 진행하던 일 실시예와는 별도의 방법이다. 이어서 결과물 전면에 실리콘 질화막(42)을 30Å~500Å정도의 두께로 형성한다. 상기 실리콘 질화막은 상기 일 실시예에서 언급한 것과 동일하다.
제6b도는 산화실화막 아일랜드(44)를 형성하는 공정을 도시한 것이다. 상기 실리콘질화막(42)이 형성되어 있는 전도성 구조물(50)을 산화(O2)분위기에 노출시켜 전도성 구조물(50)의 표면부위를 산화시키면 상기 나이트라이드막 전체에 걸쳐 임의의 모양, 임의의 크기는 산화실리콘 아일랜드(44)들이 군도를 이루는 것처럼 형성된다.
제6c도는 상기 실리콘 질화막(42)을 제거하는 공정을 도시한 것이다. 산화실리콘 아일랜드(44)들이 형성되어 있는 전도성 구조물(50)을 식각에천트에 담구어 실리콘 질화막(42)을 제거하고 에칭마스크인 상기 산화실리콘 아일랜드(44)들만 남긴다.
제6d도는 상기 전도성 구조물(50)을 부분적으로 식각하는 공정을 도시한 것이다. 산화막(44)들이 남아 있는 전도성 구조물을 등방성식각 시키면, 상기 전도성구조물은 전체적으로 울퉁불퉁한 표면이 되도록 그 표면부위가 부분적으로 제거된다. 이는 상기 산화실리콘 아일랜드(44)와 전도성 구조물이 상기 등방성식각에 대해 다른 식각율을 가지기 때문에 가능하다. 상기 등방성식각 공정을 습식방법이나 건식방법중 어느 하나를 임의의 선택하여 진행하는 것이 가능하고, 식각에천트의 농도 및 식각시간을 조절하여 전도성 구조물 표면이 울퉁불퉁한 정도를 조절할 수 있다.
이때, 상기 등방성식각 공정을 전도성 구조물(50)의 상부 표면 뿐만 아니라 그 측면까지 식각하기 때문에 그 전체 모양이 종래 HSG 다결정실리콘층과 비슷하게 된다. 종래 HSG 다결정실리콘층은 모자(cap)모양의 반구들로 형성되어 있으나, 상기 제 1 도전층의 표면을 컵(cup)모양의 반구들로 형성된다. 종래 HSG 다결정실리콘층은 중심부 스토리지전극 전면에(특정조건하의 특정방법)에 의해 형성된 후 다시 식각공정을 행한다. 즉 그 울퉁불퉁한 모양을 중심부 스토리지전극에 전달하는 공정을 추가해야 하나, 본 발명은 상기 산화실리콘 아일랜드(44)들이 형성된 전도성 구조물(50)을 동방성식각에 노출시키기만 하면 되기 때문에 공정이 훨씬 간단하다.
제6e도는 유전체막(110) 및 플레이트전극(120)을 형성하는 공정을 도시한 것이다. HF 또는 HF 혼합물을 사용하여 산화실리콘 아일랜드(44)들을 제거하여 스토리지전극(100)을 형성 후, 스토리지전극(100)이 형성된 반도체기판 전면에 유전체막(110)을 형성하고, 이어서 불순물이 주입된 다결정실리콘과 같은 도전물질을 증착하여 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)을 구비한 셀 커패시터를 완성한다.
제 7 도, 제 8 도 및 제 9 도는 상기 제 1 도의 AA'선을 잘라본 본 발명에 의한 고집적 반도체 메모리장치의 또 다른 실시예를 도시한 단면도들이다. 상기 일 실시예 및 다른 실시예의 방법으로 형성된 스토리지전극에 50Å~500Å정도 두께로 도전성 물질을 증착한다. 예컨대 불순물이 주입된 다결정실리콘을 추가로 증착하여 상기 표면의 거칠음 정도를 조절한 것이다.
이는, 이방성식각 또는 등방성식각에 의해 수득한 상기 스토리지전극 표면의 거칠음의 정도를 완화하여 누설전류등의 문제를 예방하기 위한 것이다.
상기 제 7 도는 상기 제6d도에서 언급한 것과 같이 전도성 구조물을 에칭하여 제 1 전극 형성한 후에, 도전성물질을 증착하고 패터닝하여 수득한 고집적 반도체 장치를 나타낸 것이고, 상기 제 7 도는 상기 제4c도에서 언급한 것과 같은 도전층을 부분적으로 식각한 후 각 셀 단위로 페터닝하기 전에 상기 도전물질을 증착한 경우이며, 상기 제 9 도는 상기 제4d도에서 언급한 것과 같은, 도전층을 각 셀 단위로 한정한 후 수득한 제 1 전극상에 상기 도전물질을 증착하고 패터닝하는 경우이다.
제10도 내지 제14도는 본 발명에 의한 고집적 반도체 메모리장치의 적응예를 도시한 단면도들이다. 제10도 내지 제14도는 각각 2차원적 스택형 커패시터, 실린더형 커패시터, 핀구조 커패시터, 단결정 실리콘기판상에 형성된 트렌치의 내면부위를 전도성 구조물로서 사용한 트렌치 커패시터 및 스텍-트렌치 커패시터를 포함하는 반도체 메모리장치를 나타낸 것이다.
이상과 같은 본 발명에 의한 커패시터는, 특정조건을 갖추어야 하므로 공정마진이 작고 셀 커패시턴스 증가에 한계를 보이던 종래 HSG 스토리지전극 형성방법에 비해, 물질의 물성자체를 이용하면서도 한정된 특정조건이 없다.
또한, 본 발명의 방법은 공정이 간단하며, 유효 커패시터 면적확작을 자유로이 할 수 있다. 또한 상기 본 발명에서 언급한 방법이 여러가지 커패시터, 예컨대 실린더형 커패시터, 박스구조 커패시터, 헬로우(hollow)구조 커패시터와 핀구조 커패시터등의 스택형 커패시터, 스택-트렌치형 커패시터 및 트렌치형 커패시터등에 적용될 수 있음은 당연하다.
본 발명이 상기 실시예에 한정되지 않으면 많은 변형이 본 발명의 기술적 사상내에서 당 분에서 통상의 지식을 가진자에 의하여 실시가능함는 명백하다.

Claims (9)

  1. 반도체기판 상에 도전층을 형성하는 제 1 고정, 상기 도전층 상에 핀홀을 포함하는 절연막을 형성하는 제 2 공정, 상기 핀홀에 식각마스크를 형성하는 제 3 공정, 상기 절연막을 제거하는 제 4 공정 및 상기 식각마스크를 식각에 대한 마스크로 이용하여 상기 도전층을 식각하는 제 5 공정을 포함하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  2. 제 1 항에 있어서, 상기 도전층은 불순물이 도우프된 다결정실리콘이나 단결정실리콘 중 어느 하나로 형성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  3. 제 1 항에 있어서, 상기 절연막은 30Å~500Å정도의 두께로 형성된 질화막인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  4. 제 3 항에 있어서, 상기 식각마스크는 상기 질화막을 산화분위에 노출시켜 형성된 산화실리콘 아일랜드인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  5. 제 1 항에 있어서, 상기 제 3 공정 이후, 결과물 전면에 불순물이 도우프된 다결정실리콘을 재층착하여 상기 결과물의 표면거칠음 정도를 조절하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  6. 제 5 항에 있어서, 상기 다결정실리콘은 50Å~500Å정도의 두께로 형성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  7. 제 3 항에 있어서, 상기 질화막은 SiN, Si3N3등 중 어느 하나인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  8. 제 1 항에 있어서, 상기 제 5 공정에서 도전층을 식각하는 상기 공정은 이방성식각 공정으로 진행되고, 상기 제 5 공정 이후, 식각된 도전층을 각 메모리 셀 단위로 한정하는 공정을 더 추가 하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  9. 제 1 항에 있어서, 상기 도전층은 각 메모리 셀 단위로 한정되고 있고, 상기 제 5 공정에서, 도전층을 식각하는 상기 공정은 등방성식각 공정으로 진행되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
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