JPH03240263A - 容量素子の製造方法 - Google Patents
容量素子の製造方法Info
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- JPH03240263A JPH03240263A JP2037646A JP3764690A JPH03240263A JP H03240263 A JPH03240263 A JP H03240263A JP 2037646 A JP2037646 A JP 2037646A JP 3764690 A JP3764690 A JP 3764690A JP H03240263 A JPH03240263 A JP H03240263A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多結晶シリコン膜上に容量絶縁膜を形成する
容量素子の製造方法に関するものである。
容量素子の製造方法に関するものである。
従来の技術
記憶容量がメガビットクラスの大容量ダイナミックラン
ダムアクセスメモリ（以後、ダイナミックメモリと記す
〉では素子数の大容量化にともない半導体記憶素子（以
後、メモリと記す）１儒あたりの面積が小さくなってき
た。この結果、メモリセル容量を確保するために、従来
の基板表面に形成したブレーナキャパシタ〈ブレーナ容
量素子）にかわり、半導体基板上の大きな段差を利用し
た多結晶シリコンを一方の電極とし、この多結晶シリコ
ン上に容量絶縁膜を形成するスタックドキャパシタが採
用されている。
ダムアクセスメモリ（以後、ダイナミックメモリと記す
〉では素子数の大容量化にともない半導体記憶素子（以
後、メモリと記す）１儒あたりの面積が小さくなってき
た。この結果、メモリセル容量を確保するために、従来
の基板表面に形成したブレーナキャパシタ〈ブレーナ容
量素子）にかわり、半導体基板上の大きな段差を利用し
た多結晶シリコンを一方の電極とし、この多結晶シリコ
ン上に容量絶縁膜を形成するスタックドキャパシタが採
用されている。
以下に、半導体記憶装置等に用いられる従来の記憶素子
の製造方法について第２図に示した断面図を参照して説
明する。以下工程順に説明する。
の製造方法について第２図に示した断面図を参照して説
明する。以下工程順に説明する。
Ｐ型半導体基板３１上に選択酸化法によりＬＯＣＯ８酸
化膜３２を形成し素子分離を行う。
化膜３２を形成し素子分離を行う。
次にＰ型半導体基板３１を酸化してゲート酸化膜３３を
形成し、ゲート酸化膜３３上に気相成長法により多結晶
シリコンゲート３４を形威する。この後、たとえば砒素
をイオン注入してソース、ドレイン拡散層３５を形成す
る。さらにその上に絶縁膜として気相成長法によりＣＶ
Ｄ酸化膜３６を形威した後°、上記ＣＶＤ酸化膜をホト
レジストをマスクにしてエツチングを行いソース、ドレ
イン拡散層３５上の所定の箇所にコンタクトホール３７
を形威した後、気相成長法により第２の多結晶シリコン
膜３８を形威し、この多結晶シリコン膜３８に不純物を
拡散させることにより導電性を高め、容量素子の一方の
電極とする（第２図ａ）。
形成し、ゲート酸化膜３３上に気相成長法により多結晶
シリコンゲート３４を形威する。この後、たとえば砒素
をイオン注入してソース、ドレイン拡散層３５を形成す
る。さらにその上に絶縁膜として気相成長法によりＣＶ
Ｄ酸化膜３６を形威した後°、上記ＣＶＤ酸化膜をホト
レジストをマスクにしてエツチングを行いソース、ドレ
イン拡散層３５上の所定の箇所にコンタクトホール３７
を形威した後、気相成長法により第２の多結晶シリコン
膜３８を形威し、この多結晶シリコン膜３８に不純物を
拡散させることにより導電性を高め、容量素子の一方の
電極とする（第２図ａ）。
この多結晶シリコン膜３８の表面上に気相成長により窒
化シリコン膜等の容量絶縁膜３９を形成する。その上に
気相成長法により第３の多結晶シリコン膜４０を形成し
、この多結晶シリコン膜４０に不純物を拡散させること
により導電性を高め容量素子の他方の電極とする。以上
のようにして容量素子が形成される（第２図ｂ〉。
化シリコン膜等の容量絶縁膜３９を形成する。その上に
気相成長法により第３の多結晶シリコン膜４０を形成し
、この多結晶シリコン膜４０に不純物を拡散させること
により導電性を高め容量素子の他方の電極とする。以上
のようにして容量素子が形成される（第２図ｂ〉。
発明が解決しようとする課題
しかしながら上記従来の製造方法では、キャパシタの容
量は多結晶シリコン膜３８の表面積により決定されるた
め、メモリセル面積の縮小化にともない多結晶シリコン
膜３８による段差を増加し、表面積を大きくする必要が
ある。ところが、これにより容量素子形成後、半導体基
板上の段差が大きくなり半導体記憶素子形成のための配
線が困難になるという問題がある。
量は多結晶シリコン膜３８の表面積により決定されるた
め、メモリセル面積の縮小化にともない多結晶シリコン
膜３８による段差を増加し、表面積を大きくする必要が
ある。ところが、これにより容量素子形成後、半導体基
板上の段差が大きくなり半導体記憶素子形成のための配
線が困難になるという問題がある。
本発明は上記従来の課題を解決するもので半導体基板上
の段差を大きくせずメモリセル容量を増加させる容量素
子の製造方法を提供することを目的とするものである。
の段差を大きくせずメモリセル容量を増加させる容量素
子の製造方法を提供することを目的とするものである。
課題を解決するための手段
この目的を達成するために本発明の容量素子の製造方法
は、例えば半導体基板上に多結晶シリコン膜を形成した
後、多結晶シリコン膜上に、気相成長により直径１００
〜１０００Åの二酸化シリコン微粒子を被着する工程と
、前記二酸化シリコン微粒子が被着していない部分の多
結晶シリコン膜を膜厚の５０〜８０％選択的にエツチン
グする工程と前記二酸化シリコン微粒子を除去する工程
とを備えたものである。
は、例えば半導体基板上に多結晶シリコン膜を形成した
後、多結晶シリコン膜上に、気相成長により直径１００
〜１０００Åの二酸化シリコン微粒子を被着する工程と
、前記二酸化シリコン微粒子が被着していない部分の多
結晶シリコン膜を膜厚の５０〜８０％選択的にエツチン
グする工程と前記二酸化シリコン微粒子を除去する工程
とを備えたものである。
作用
この製造方法によれば。多結晶シリコン膜が二酸化シリ
コン膜をマスクとして部分的にエツチングされるため、
多結晶シリコン膜は部分的に凹凸のある形状となってそ
の表面積が増加し、容量素子の容量を増加させることが
できる。
コン膜をマスクとして部分的にエツチングされるため、
多結晶シリコン膜は部分的に凹凸のある形状となってそ
の表面積が増加し、容量素子の容量を増加させることが
できる。
実施例
以下、本発明の容量素子の製造方法の第１の実施例を第
１図に示した断面図を参照しながら説明する。Ｐ型半導
体基板１１上に選択酸化法によりＬＯＧＯ８酸化膜１２
を形成し素子分離を行う。
１図に示した断面図を参照しながら説明する。Ｐ型半導
体基板１１上に選択酸化法によりＬＯＧＯ８酸化膜１２
を形成し素子分離を行う。
次にＰ型半導体基板１１を酸化してゲート酸化膜１３を
形成し、ゲート酸化膜１３上に気相成長法により多結晶
シリコンゲート１４を形成する。この後、たとえば砒素
をイオン注入してソース、ドレイン拡散層１５を形威す
る。さらにその上に絶縁膜として気相成長法によりＣＶ
Ｄ酸化膜１６を形成した後、上記ＣＶＤ酸化膜１６をホ
トレジストをマスクにしてエツチングを行いソース、ド
レイン拡散層１５上の所定の箇所にコンタクトホール１
７を形成した後、気相成長法により第２の多結晶シリコ
ン膜１８を形威しこの多結晶シリコン膜１８に不純物を
拡散させることにより導電性を高める。この多結晶シリ
コン膜１８上に気相核生成が支配的となる条件下でＣＶ
Ｄ酸化膜［たとえば形成温度８００℃以上でＴＥ０１
（テトラエトキシシラン）酸化膜］を成長させ、直径１
００〜１０００Ａの二酸化シリコン微粒子１９を被着す
る（第１図ａ）。
形成し、ゲート酸化膜１３上に気相成長法により多結晶
シリコンゲート１４を形成する。この後、たとえば砒素
をイオン注入してソース、ドレイン拡散層１５を形威す
る。さらにその上に絶縁膜として気相成長法によりＣＶ
Ｄ酸化膜１６を形成した後、上記ＣＶＤ酸化膜１６をホ
トレジストをマスクにしてエツチングを行いソース、ド
レイン拡散層１５上の所定の箇所にコンタクトホール１
７を形成した後、気相成長法により第２の多結晶シリコ
ン膜１８を形威しこの多結晶シリコン膜１８に不純物を
拡散させることにより導電性を高める。この多結晶シリ
コン膜１８上に気相核生成が支配的となる条件下でＣＶ
Ｄ酸化膜［たとえば形成温度８００℃以上でＴＥ０１
（テトラエトキシシラン）酸化膜］を成長させ、直径１
００〜１０００Ａの二酸化シリコン微粒子１９を被着す
る（第１図ａ）。
この多結晶シリコン膜１８を膜厚の５０〜８０％をドラ
イエツチング加工を行うと、二酸化シリコン微粒子１９
が被着している部分はドライエツチングのマスクとなる
ため二酸化シリコン微粒子１９が被着していない部分の
み選択的にエツチングされる。次に多結晶シリコン膜１
８を１％のぶつ酸硝酸混合水溶液で１０秒間エツチング
することにより二酸化シリコン微粒子１９をリフトオフ
して選択的に除去する（第１図ｂ〉。
イエツチング加工を行うと、二酸化シリコン微粒子１９
が被着している部分はドライエツチングのマスクとなる
ため二酸化シリコン微粒子１９が被着していない部分の
み選択的にエツチングされる。次に多結晶シリコン膜１
８を１％のぶつ酸硝酸混合水溶液で１０秒間エツチング
することにより二酸化シリコン微粒子１９をリフトオフ
して選択的に除去する（第１図ｂ〉。
この凹凸上に加工された多結晶シリコン膜１８上に気相
成長により窒化シリコン膜等の容量絶縁膜２０を形成す
る。その上に気相成長法により第３の多結晶シリコン膜
２１を形威し、この多結晶シリコン膜２１に不純物を拡
散させることにより導電性を高め容量素子の他方の電極
とする〈第１図Ｃ〉。
成長により窒化シリコン膜等の容量絶縁膜２０を形成す
る。その上に気相成長法により第３の多結晶シリコン膜
２１を形威し、この多結晶シリコン膜２１に不純物を拡
散させることにより導電性を高め容量素子の他方の電極
とする〈第１図Ｃ〉。
以上のようにして蓄積ノードとなる多結晶シリコン１１
１１１８を凹凸上に加工することによってその表面積が
増加する。また、直径１００〜１０００Ａの凹凸である
ため、第３の多結晶シリコン膜２１を堆積した際この凹
凸は埋め込まれ配線加工が困難となる半導体基板上の段
差を増加させることなく形成する容量素子の容量を増加
させることができる。この結果セル容量を確保したまま
スタックドキャパシタによるメモリセル面積がさらに小
さくなる。
１１１８を凹凸上に加工することによってその表面積が
増加する。また、直径１００〜１０００Ａの凹凸である
ため、第３の多結晶シリコン膜２１を堆積した際この凹
凸は埋め込まれ配線加工が困難となる半導体基板上の段
差を増加させることなく形成する容量素子の容量を増加
させることができる。この結果セル容量を確保したまま
スタックドキャパシタによるメモリセル面積がさらに小
さくなる。
なお、本第１の実施例では多結晶シリコン１１１８を凹
凸に加工するために直径１００〜１０００Åの二酸化シ
リコン微粒子１９を被着し、多結晶シリコン膜１８を膜
厚の５０〜８０％をドライエツチング加工を行い、二酸
化シリコン微粒子１９をドライエツチングのマスクとし
て二酸化シリコン微粒子１９が被着していない部分のみ
選択的にエツチングし、次に多結晶シリコン膜１８を１
％のふり酸硝酸混合水溶液で１０秒間エツチングするこ
とにより二酸化シリコン微粒子１９をリフトオフして選
択的に除去し、多結晶シリコンｌ！１１１８を凹凸に加
工した。同様に第２の実施例として５〜１０％硫酸鋼の
弗酸水溶液に１５秒間電解鍍金することにより直径１０
０〜１０００Ａの鋼粒子を多結晶シリコン膜の活性表面
に被着し、多結晶シリコン膜を膜厚の５０〜８０％をド
ライエツチング加工を行い、鋼粒子をドライエツチング
のマスクとして鋼粒子が被着していない部分のみ選択的
にエツチングし、次に硫酸と過酸化水素水混合水溶液で
洗浄を行い鋼粒子を除去して多結晶シリコン膜を凹凸に
加工しても同様の効果が得られる。また第３の実施例と
して圧力１◇ Ｔｏｒｒヒータ温度８００℃で３０秒間
真空蒸着により直径１００〜１０００Åの銅粒子を多結
晶シリコン膜の活性表面に被着し、多結晶シリコン膜を
膜厚の５０〜８０％をドライエツチング加工を行い、鋼
粒子をドライエツチングのマスクとして鋼粒子が被着し
ていない部分のみ選択的にエツチングし、次に硫酸と過
酸化水素水混合水溶液で洗浄を行い鋼粒子を除去して多
結晶シリコン膜を凹凸に加工しても同様の効果が得られ
る。また第４の実施例として０℃以下の雰囲気で超純水
を多結晶シリコン膜の表面に吹き付けることにより直径
１００〜１０００Ａの氷粒子を被着し、２５℃で６時間
以上大気雰囲気中で保持することにより氷粒子を溶解さ
せ多結晶シリコン［１８の表面層と反応させることによ
り被着した部分の多結晶シリコン膜の表面に直径１００
〜１０００Ａの二酸化シリコンを形威し、多結晶シリコ
ン膜を膜厚の５０〜８０％をドライエツチング加工を行
い、二酸化シリコンをドライエツチングのマスクとして
二酸化シリコンが被着していない部分のみ選択的にエツ
チングし、次に二酸化シリコンを１０％の緩衝弗酸水溶
液で３０秒間エツチング除去し多結晶シリコン膜を凹凸
に加工しても同様の効果が得られる。また、上部の電極
として多結晶シリコン膜を用いたがシリサイド等の他の
導電膜でもよい。
凸に加工するために直径１００〜１０００Åの二酸化シ
リコン微粒子１９を被着し、多結晶シリコン膜１８を膜
厚の５０〜８０％をドライエツチング加工を行い、二酸
化シリコン微粒子１９をドライエツチングのマスクとし
て二酸化シリコン微粒子１９が被着していない部分のみ
選択的にエツチングし、次に多結晶シリコン膜１８を１
％のふり酸硝酸混合水溶液で１０秒間エツチングするこ
とにより二酸化シリコン微粒子１９をリフトオフして選
択的に除去し、多結晶シリコンｌ！１１１８を凹凸に加
工した。同様に第２の実施例として５〜１０％硫酸鋼の
弗酸水溶液に１５秒間電解鍍金することにより直径１０
０〜１０００Ａの鋼粒子を多結晶シリコン膜の活性表面
に被着し、多結晶シリコン膜を膜厚の５０〜８０％をド
ライエツチング加工を行い、鋼粒子をドライエツチング
のマスクとして鋼粒子が被着していない部分のみ選択的
にエツチングし、次に硫酸と過酸化水素水混合水溶液で
洗浄を行い鋼粒子を除去して多結晶シリコン膜を凹凸に
加工しても同様の効果が得られる。また第３の実施例と
して圧力１◇ Ｔｏｒｒヒータ温度８００℃で３０秒間
真空蒸着により直径１００〜１０００Åの銅粒子を多結
晶シリコン膜の活性表面に被着し、多結晶シリコン膜を
膜厚の５０〜８０％をドライエツチング加工を行い、鋼
粒子をドライエツチングのマスクとして鋼粒子が被着し
ていない部分のみ選択的にエツチングし、次に硫酸と過
酸化水素水混合水溶液で洗浄を行い鋼粒子を除去して多
結晶シリコン膜を凹凸に加工しても同様の効果が得られ
る。また第４の実施例として０℃以下の雰囲気で超純水
を多結晶シリコン膜の表面に吹き付けることにより直径
１００〜１０００Ａの氷粒子を被着し、２５℃で６時間
以上大気雰囲気中で保持することにより氷粒子を溶解さ
せ多結晶シリコン［１８の表面層と反応させることによ
り被着した部分の多結晶シリコン膜の表面に直径１００
〜１０００Ａの二酸化シリコンを形威し、多結晶シリコ
ン膜を膜厚の５０〜８０％をドライエツチング加工を行
い、二酸化シリコンをドライエツチングのマスクとして
二酸化シリコンが被着していない部分のみ選択的にエツ
チングし、次に二酸化シリコンを１０％の緩衝弗酸水溶
液で３０秒間エツチング除去し多結晶シリコン膜を凹凸
に加工しても同様の効果が得られる。また、上部の電極
として多結晶シリコン膜を用いたがシリサイド等の他の
導電膜でもよい。
以上のようにして蓄積ノードとなる多結晶シリコン８Ｉ
４８を凹゛凸上に加工することによってその表面積が増
加する。また、直径１００〜１０００Ａの凹凸であるた
め第３の多結晶シリコン膜５２を堆積した際この凹凸は
埋め込まれ配線加工が困難となる半導体基板上の段差を
増加させることなく形成する容量素子の容量を増加させ
ることができる。この結果セル容量を確保したままスタ
ックドキャパシタによるメモリセル面積がさらに小さく
なる。
４８を凹゛凸上に加工することによってその表面積が増
加する。また、直径１００〜１０００Ａの凹凸であるた
め第３の多結晶シリコン膜５２を堆積した際この凹凸は
埋め込まれ配線加工が困難となる半導体基板上の段差を
増加させることなく形成する容量素子の容量を増加させ
ることができる。この結果セル容量を確保したままスタ
ックドキャパシタによるメモリセル面積がさらに小さく
なる。
発明の効果
以上のように本発明の容量素子の製造方法によれば、蓄
積ノードとなる多結晶シリコン膜を凹凸上に加工するこ
とによってその表面積を増加させ、配線加工が困難とな
る半導体基板上の段差、つまり、多結晶シリコン、１１
１の嘆厚を増加させることなく形成する容量素子の容量
を増加させることができる。この結果セル容量を確保し
たままスタックドキャパシタによるメモリセル面積がさ
らに小さくなり、ダイナミックメモリの集積度向上に大
きく寄与することができる。
積ノードとなる多結晶シリコン膜を凹凸上に加工するこ
とによってその表面積を増加させ、配線加工が困難とな
る半導体基板上の段差、つまり、多結晶シリコン、１１
１の嘆厚を増加させることなく形成する容量素子の容量
を増加させることができる。この結果セル容量を確保し
たままスタックドキャパシタによるメモリセル面積がさ
らに小さくなり、ダイナミックメモリの集積度向上に大
きく寄与することができる。
第・１図は本発明の容量素子の製造方法の一実施例を示
す容量素子の断面図、第２図は従来の製造方法により形
成された容量素子の断面図である。 １１・・・・・・Ｐ型半導体基板、１２・・・・・・Ｌ
ＯＣＯ８酸化膜、１３・・・・・・ゲート酸化膜、１４
・・・・・・多結晶シリコンゲート、１５・・・・・・
ソース、ドレイン拡散層、１６・・・・・・ＣＶＤ酸化
膜、１７・・・・・・コンタクトホール、１８・・・・
・・多結晶シリコン膜、１９・・・・・・二酸化シリコ
ン粒子、２０・・・・・・容量絶縁膜、２１・・・・・
・多結晶シリコン膜。
す容量素子の断面図、第２図は従来の製造方法により形
成された容量素子の断面図である。 １１・・・・・・Ｐ型半導体基板、１２・・・・・・Ｌ
ＯＣＯ８酸化膜、１３・・・・・・ゲート酸化膜、１４
・・・・・・多結晶シリコンゲート、１５・・・・・・
ソース、ドレイン拡散層、１６・・・・・・ＣＶＤ酸化
膜、１７・・・・・・コンタクトホール、１８・・・・
・・多結晶シリコン膜、１９・・・・・・二酸化シリコ
ン粒子、２０・・・・・・容量絶縁膜、２１・・・・・
・多結晶シリコン膜。
Claims (3)
- （１）半導体基板上に多結晶シリコン膜を形成する工程
と、前記半導体基板上に微粒子を被着する工程と、前記
多結晶シリコン膜を所定の厚さまでエッチングする工程
と前記微粒子をエッチング除去する工程と、前記多結晶
シリコン膜の表面に絶縁膜を形成する工程と、前記絶縁
膜の上に導電膜を形成する工程とを備えたことを特徴と
する容量素子の製造方法。 - （２）微粒子が直径１００〜１０００Åであることを特
徴とする請求項１記載の容量素子の製造方法。 - （３）半導体基板上に多結晶シリコン膜を形成する工程
と、前記半導体基板上に０℃以下の水滴を吹き付け氷粒
子を前記多結晶シリコン膜上に形成する工程と、熱処理
により前記氷粒子を溶解し、前記多結晶シリコン表面と
前記氷粒子を溶解して形成した水との反応により二酸化
シリコン膜を形成する工程と、前記多結晶シリコン膜を
エッチングする工程と、前記二酸化シリコン膜をエッチ
ング除去する工程と、前記多結晶シリコン膜の表面に絶
縁膜を形成する工程と、前記絶縁膜の上に導電膜を形成
することを特徴とする容量素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037646A JPH03240263A (ja) | 1990-02-19 | 1990-02-19 | 容量素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037646A JPH03240263A (ja) | 1990-02-19 | 1990-02-19 | 容量素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03240263A true JPH03240263A (ja) | 1991-10-25 |
Family
ID=12503417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037646A Pending JPH03240263A (ja) | 1990-02-19 | 1990-02-19 | 容量素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03240263A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163853A (ja) * | 1992-02-28 | 1994-06-10 | Samsung Electron Co Ltd | 半導体装置のキャパシタ製造方法 |
| JPH06342889A (ja) * | 1991-08-23 | 1994-12-13 | Samsung Electron Co Ltd | 高容積キャパシタをもつ高集積半導体装置の製造方法 |
| US6411347B1 (en) | 1998-12-19 | 2002-06-25 | Lg. Philips Lcd Co., Ltd. | Storage capacitor in a liquid crystal display and a method of manufacturing thereof |
-
1990
- 1990-02-19 JP JP2037646A patent/JPH03240263A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342889A (ja) * | 1991-08-23 | 1994-12-13 | Samsung Electron Co Ltd | 高容積キャパシタをもつ高集積半導体装置の製造方法 |
| JPH06163853A (ja) * | 1992-02-28 | 1994-06-10 | Samsung Electron Co Ltd | 半導体装置のキャパシタ製造方法 |
| US6411347B1 (en) | 1998-12-19 | 2002-06-25 | Lg. Philips Lcd Co., Ltd. | Storage capacitor in a liquid crystal display and a method of manufacturing thereof |
| KR100308853B1 (ko) * | 1998-12-19 | 2002-10-25 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의축적캐패시터구조및그제조방법 |
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