JPH06163853A - 半導体装置のキャパシタ製造方法 - Google Patents
半導体装置のキャパシタ製造方法Info
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- JPH06163853A JPH06163853A JP4319086A JP31908692A JPH06163853A JP H06163853 A JPH06163853 A JP H06163853A JP 4319086 A JP4319086 A JP 4319086A JP 31908692 A JP31908692 A JP 31908692A JP H06163853 A JPH06163853 A JP H06163853A
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Abstract
(57)【要約】
【目的】 第１電極の表面を容易に粗面化してセルキャ
パシタンスを増加させうる半導体装置のキャパシタ製造
方法を提供する。 【構成】 内部に不純物が含まれるように微細構造のグ
レーンからなる多結晶層を形成し、不純物が含まれてい
る前記多結晶層に食刻を施してそのグレーン境界部分を
削り出すことにより、多結晶層の表面を粗面化する。酸
化膜を用いたり、１次粗面化された多結晶層の表面部を
露出させた後異方性食刻を施して微細トレンチ及び微細
柱を形成したり、エピタキシャル成長させエピタキシャ
ルグレーンを形成して多結晶層の表面積をさらに増加さ
せる。 【効果】 これにより、単純な工程により規則性及び再
現性があり、セルキャパシタンス増加及び調節が容易で
信頼性ある半導体装置のキャパシタが製造できる。
パシタンスを増加させうる半導体装置のキャパシタ製造
方法を提供する。 【構成】 内部に不純物が含まれるように微細構造のグ
レーンからなる多結晶層を形成し、不純物が含まれてい
る前記多結晶層に食刻を施してそのグレーン境界部分を
削り出すことにより、多結晶層の表面を粗面化する。酸
化膜を用いたり、１次粗面化された多結晶層の表面部を
露出させた後異方性食刻を施して微細トレンチ及び微細
柱を形成したり、エピタキシャル成長させエピタキシャ
ルグレーンを形成して多結晶層の表面積をさらに増加さ
せる。 【効果】 これにより、単純な工程により規則性及び再
現性があり、セルキャパシタンス増加及び調節が容易で
信頼性ある半導体装置のキャパシタが製造できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のキャパシタ
製造方法に係り、特に多結晶シリコンの微細構造を用い
た半導体装置のキャパシタ製造方法に関する。
製造方法に係り、特に多結晶シリコンの微細構造を用い
た半導体装置のキャパシタ製造方法に関する。
【０００２】
【従来の技術】シリコン窒化膜を誘電体膜として用い、
多結晶シリコン膜を電極として用いるスタック形キャパ
シタセルは１Ｍｂ ＤＲＡＭから現在に至るまでＤＲＡ
Ｍセルとして幅広く使われている。しかし、ＤＲＡＭの
高集積化につれ、従来の単純な構造のスタック形キャパ
シタセルでは十分なセルキャパシタンスを確保しにくか
った。従って、誘電体膜として使われたシリコン窒化膜
の代わりに高誘電率を有する酸化タンタリウム膜を使用
したり、スタック形キャパシタの構造を変えてキャパシ
タの有効面積を拡大する方法を試している。
多結晶シリコン膜を電極として用いるスタック形キャパ
シタセルは１Ｍｂ ＤＲＡＭから現在に至るまでＤＲＡ
Ｍセルとして幅広く使われている。しかし、ＤＲＡＭの
高集積化につれ、従来の単純な構造のスタック形キャパ
シタセルでは十分なセルキャパシタンスを確保しにくか
った。従って、誘電体膜として使われたシリコン窒化膜
の代わりに高誘電率を有する酸化タンタリウム膜を使用
したり、スタック形キャパシタの構造を変えてキャパシ
タの有効面積を拡大する方法を試している。
【０００３】キャパシタの有効面積を拡大するーつの方
法としてキャパシタの蓄積電極として使われる多結晶シ
リコン層をその膜の表面が粗面化されるように形成する
方法がある。かかる粗面化は多結晶シリコン膜の表面を
食刻したり、膜成長時に多結晶シリコン膜の生成条件を
制御することにより得られる。このうち、特に後者は割
りあい簡単な工程で実現できて今後のキャパシタ形成技
術として有用であろうと予想される。
法としてキャパシタの蓄積電極として使われる多結晶シ
リコン層をその膜の表面が粗面化されるように形成する
方法がある。かかる粗面化は多結晶シリコン膜の表面を
食刻したり、膜成長時に多結晶シリコン膜の生成条件を
制御することにより得られる。このうち、特に後者は割
りあい簡単な工程で実現できて今後のキャパシタ形成技
術として有用であろうと予想される。
【０００４】図１、図２及び図３ないし図５は従来の多
結晶シリコン膜の生成条件を制御することにより、その
表面を粗面化する方法を示す。
結晶シリコン膜の生成条件を制御することにより、その
表面を粗面化する方法を示す。
【０００５】まず、吉村などが提案した多結晶シリコン
膜の生成条件を制御することによりその表面を粗面化す
る方法に対して説明する（参考文献：”Ｒｕｇｇｅｄ
Ｓｕｒｆａｃｅ Ｐｏｌｙ−Ｓｉ Ｅｌｅｃｔｒｏｄｅ
ａｎｄ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｄｅｐｏ
ｓｉｔｅｄ Ｓｉ3 Ｎ4 ｆｏｒ ６４Ｍｂｉｔ ａｎ
ｄ Ｂｅｙｏｎｄ ＳＴＣ ＤＲＡＭ Ｃｅｌｌ″ｂｙ
Ｍ−Ｙｏｓｈｉｍｕｒａ ｅｔ ａｌ・、ＩＥＤＭ
１９９０，ｐｐ・６５９−６６２）。
膜の生成条件を制御することによりその表面を粗面化す
る方法に対して説明する（参考文献：”Ｒｕｇｇｅｄ
Ｓｕｒｆａｃｅ Ｐｏｌｙ−Ｓｉ Ｅｌｅｃｔｒｏｄｅ
ａｎｄ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｄｅｐｏ
ｓｉｔｅｄ Ｓｉ3 Ｎ4 ｆｏｒ ６４Ｍｂｉｔ ａｎ
ｄ Ｂｅｙｏｎｄ ＳＴＣ ＤＲＡＭ Ｃｅｌｌ″ｂｙ
Ｍ−Ｙｏｓｈｉｍｕｒａ ｅｔ ａｌ・、ＩＥＤＭ
１９９０，ｐｐ・６５９−６６２）。
【０００６】図１及び図２は前記吉村等の方法による半
導体装置のキャパシタ製造方法を説明するための写真で
ある。より具体的には、図１は一定した蒸着厚さにおい
て蒸着温度による多結晶シリコン層の表面形態（粗面化
程度）変化を示す図であって前述した従来技術を示し、
図２は一定した温度（５７０℃）で蒸着厚さによる多結
晶シリコン層の表面形態（粗面化程度）を示す図であつ
て前述した従来技術を示す。
導体装置のキャパシタ製造方法を説明するための写真で
ある。より具体的には、図１は一定した蒸着厚さにおい
て蒸着温度による多結晶シリコン層の表面形態（粗面化
程度）変化を示す図であって前述した従来技術を示し、
図２は一定した温度（５７０℃）で蒸着厚さによる多結
晶シリコン層の表面形態（粗面化程度）を示す図であつ
て前述した従来技術を示す。
【０００７】前記吉村などの教示によれば、蒸着温度
（図１参照）及び蒸着厚さ（図２参照）に応じて表面の
粗面化程度が異なることがわかる。即ち、吉村などは約
５７０℃温度で約０・１μｍ程度の厚さで多結晶シリコ
ン膜を蒸着する時、粗面化の程度が目立ったと教示して
いる。キャパシタの大きさ及び構造が同様の場合、有効
セルキャパシタの面積は平坦な表面を有する多結晶シリ
コン膜を使用した場合の有効キャパシタ面積より、前記
論文に紹介された通り粗面化された多結晶シリコン膜を
使用した時の有効面積が約２・５倍くらい大きい。
（図１参照）及び蒸着厚さ（図２参照）に応じて表面の
粗面化程度が異なることがわかる。即ち、吉村などは約
５７０℃温度で約０・１μｍ程度の厚さで多結晶シリコ
ン膜を蒸着する時、粗面化の程度が目立ったと教示して
いる。キャパシタの大きさ及び構造が同様の場合、有効
セルキャパシタの面積は平坦な表面を有する多結晶シリ
コン膜を使用した場合の有効キャパシタ面積より、前記
論文に紹介された通り粗面化された多結晶シリコン膜を
使用した時の有効面積が約２・５倍くらい大きい。
【０００８】図３ないし図５はサカオなどが提案した従
来の他の方法による半導体装置のキャパシタ製造方法を
説明するための断面図である（参考文献：”Ａ Ｃａｐ
ａｃｉｔｏｒ−Ｏｖｅｒ−Ｂｉｔ−Ｌｉｎｅ（ＣＯＢ）
Ｃｅｌｌ ｗｉｔｈ ａ Ｈｅｍｉｓｐｈｅｒｉｃａｌ
ーＧｒａｉｎ Ｓｔｏｒａｇｅ Ｎｏｄｅ ｆｏｒ６４
Ｍｂ ＤＲＡＭｓ″ｂｙ Ｍ−Ｓａｋａｏ ｅｔ ａｌ
・，ＩＥＤＭ １９９０．ｐｐ・６５５〜６５８）。
来の他の方法による半導体装置のキャパシタ製造方法を
説明するための断面図である（参考文献：”Ａ Ｃａｐ
ａｃｉｔｏｒ−Ｏｖｅｒ−Ｂｉｔ−Ｌｉｎｅ（ＣＯＢ）
Ｃｅｌｌ ｗｉｔｈ ａ Ｈｅｍｉｓｐｈｅｒｉｃａｌ
ーＧｒａｉｎ Ｓｔｏｒａｇｅ Ｎｏｄｅ ｆｏｒ６４
Ｍｂ ＤＲＡＭｓ″ｂｙ Ｍ−Ｓａｋａｏ ｅｔ ａｌ
・，ＩＥＤＭ １９９０．ｐｐ・６５５〜６５８）。
【０００９】半導体基板１０上に中心部ストリッジ電極
２０を形成した後（図３）、全面に半球形のグレーンを
持つＨＳＧを有する多結晶シリコン膜３０を蒸着し（図
４）、次いで全面に所定の異方性食刻を施すことにより
前記半球形のグレーンの形状を前記中心部ストリッジ電
極にそのまま移すことにより、その表面が粗面化された
２０ａ及び３０ａから構成されたストリッジ電極を完成
する（図５）。
２０を形成した後（図３）、全面に半球形のグレーンを
持つＨＳＧを有する多結晶シリコン膜３０を蒸着し（図
４）、次いで全面に所定の異方性食刻を施すことにより
前記半球形のグレーンの形状を前記中心部ストリッジ電
極にそのまま移すことにより、その表面が粗面化された
２０ａ及び３０ａから構成されたストリッジ電極を完成
する（図５）。
【００１０】中心部ストリッジ電極の形成された結果物
全面に蒸着される前記半球形のグレーンを有する多結晶
シリコン膜３０はヘリウム（Ｈｅ）で希釈（２０％）さ
れたシランガス（ＳｉＨ4 ）を特定条件、即ち１．０ｔ
ｏｒｒ、５５０℃で半導体基板に蒸着させることにより
得られる。これは多結晶シリコン膜の生成条件を制御す
ることにより膜成長時多結晶シリコン膜の表面を粗面化
する点において前記図１及び図２に引用した論文の方法
と類似である。
全面に蒸着される前記半球形のグレーンを有する多結晶
シリコン膜３０はヘリウム（Ｈｅ）で希釈（２０％）さ
れたシランガス（ＳｉＨ4 ）を特定条件、即ち１．０ｔ
ｏｒｒ、５５０℃で半導体基板に蒸着させることにより
得られる。これは多結晶シリコン膜の生成条件を制御す
ることにより膜成長時多結晶シリコン膜の表面を粗面化
する点において前記図１及び図２に引用した論文の方法
と類似である。
【００１１】図６ないし図８はＰｉｅｒｒｅ Ｃ，Ｆａ
ｚａｎとＡｋｒａｍ Ｄｉｔａｌｉが提案した従来のさ
らに他の方法による半導体装置のキャパシタ製造方法を
説明するための断面図である（参考文献：”Ｅｌｅｃｔ
ｒｉｃａｌ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ
Ｔｅｘｔｕｒｅｄ Ｉｎｔｅｒｐｏｌｙ Ｃａｐａｃ
ｉｔｏｒｓ Ｆｏｒ Ａｄｖａｎｃｅｄ Ｓｔａｃｌｋ
ｅｄ ＤＲＡＭｓ″ｂｙＰｉｅｒｒｅ Ｃ−Ｆａｚａｎ
ａｎｄ Ａｋｒａｍ Ｄｉｔａｌｉ，ＩＥＤＭ １９
９０，ｐｐ・６６３−６６６）。
ｚａｎとＡｋｒａｍ Ｄｉｔａｌｉが提案した従来のさ
らに他の方法による半導体装置のキャパシタ製造方法を
説明するための断面図である（参考文献：”Ｅｌｅｃｔ
ｒｉｃａｌ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ
Ｔｅｘｔｕｒｅｄ Ｉｎｔｅｒｐｏｌｙ Ｃａｐａｃ
ｉｔｏｒｓ Ｆｏｒ Ａｄｖａｎｃｅｄ Ｓｔａｃｌｋ
ｅｄ ＤＲＡＭｓ″ｂｙＰｉｅｒｒｅ Ｃ−Ｆａｚａｎ
ａｎｄ Ａｋｒａｍ Ｄｉｔａｌｉ，ＩＥＤＭ １９
９０，ｐｐ・６６３−６６６）。
【００１２】半導体基板１０上に、例えば約２００ｎｍ
ないし３００ｎｍ程度の厚さで多結晶シリコン膜５０を
蒸着した後、燐イオンをドープする（図６）。この際、
前記燐イオンは多結晶シリコン膜を構成するグレーンの
境界部分にさらに多くドープされるが、これは前記部分
ではシリコンイオン間の結合力が他の部分より弱いから
である。次いで、結果物の全面部を約９０７℃程度の温
度で湿式酸化させる。この際、供給される水分子Ｈ2 Ｏ
と前記多結晶シリコン膜を構成するシリコン原子はグレ
ーンの境界部でさらに多く反応するので、この部分では
平均より二酸化シリコン（ＳｉＯ2 ）６０がさらに多く
生成され粗面化された多結晶シリコン膜５０ａを形成す
る（図７）。前記二酸化シリコンが生成されている結果
物を湿式食刻すれば、二酸化シリコンがさらに多く生成
された部分（即ち、グレーンの境界部分）に溝が生ずる
のでごつごつに粗面化された多結晶シリコン膜５０ａを
収得することになる（図８）。この方法によれば、セル
キャパシタンスを約３４％程度増加させうる。
ないし３００ｎｍ程度の厚さで多結晶シリコン膜５０を
蒸着した後、燐イオンをドープする（図６）。この際、
前記燐イオンは多結晶シリコン膜を構成するグレーンの
境界部分にさらに多くドープされるが、これは前記部分
ではシリコンイオン間の結合力が他の部分より弱いから
である。次いで、結果物の全面部を約９０７℃程度の温
度で湿式酸化させる。この際、供給される水分子Ｈ2 Ｏ
と前記多結晶シリコン膜を構成するシリコン原子はグレ
ーンの境界部でさらに多く反応するので、この部分では
平均より二酸化シリコン（ＳｉＯ2 ）６０がさらに多く
生成され粗面化された多結晶シリコン膜５０ａを形成す
る（図７）。前記二酸化シリコンが生成されている結果
物を湿式食刻すれば、二酸化シリコンがさらに多く生成
された部分（即ち、グレーンの境界部分）に溝が生ずる
のでごつごつに粗面化された多結晶シリコン膜５０ａを
収得することになる（図８）。この方法によれば、セル
キャパシタンスを約３４％程度増加させうる。
【００１３】前述した方法によれば、多結晶シリコン膜
をなすグレーンの境界部分の脆弱な結合力を用いて多結
晶シリコン膜の表面を粗面化させた。
をなすグレーンの境界部分の脆弱な結合力を用いて多結
晶シリコン膜の表面を粗面化させた。
【００１４】多結晶シリコン膜の表面を粗面化してその
有効面積を拡大する方法は通常（その表面が粗面化され
ていない）の多結晶シリコン膜の有効面積より２ないし
３倍大きい有効面積が得られるという点でＤＲＡＭの高
集積化に多大に寄与する。しかし、多結晶シリコン膜の
生成条件を制御して粗面化する方法（図１Ａないし図１
Ｂ、図２Ａないし図２Ｃ）は規則性と再現性の面におい
て問題がある。また、多結晶シリコン膜を直接に食刻し
て粗面化するＰｉｅｒｒｅ，Ｆａｚａｎ，Ａｋｒａｍ氏
らの方法は十分なセルキャパシタンスを確保しにくいと
いう点で問題がある。
有効面積を拡大する方法は通常（その表面が粗面化され
ていない）の多結晶シリコン膜の有効面積より２ないし
３倍大きい有効面積が得られるという点でＤＲＡＭの高
集積化に多大に寄与する。しかし、多結晶シリコン膜の
生成条件を制御して粗面化する方法（図１Ａないし図１
Ｂ、図２Ａないし図２Ｃ）は規則性と再現性の面におい
て問題がある。また、多結晶シリコン膜を直接に食刻し
て粗面化するＰｉｅｒｒｅ，Ｆａｚａｎ，Ａｋｒａｍ氏
らの方法は十分なセルキャパシタンスを確保しにくいと
いう点で問題がある。
【００１５】
【発明が解決しようとする課題】従って、本発明の第１
の目的は第１電極の表面を容易に粗面化してセルキャパ
シタンスを増加させうる新規の半導体装置のキャパシタ
製造方法を提供することであり、本発明の他の目的は信
頼性のあるキャパシタが製造できる半導体装置のキャパ
シタ製造方法を提供することである。
の目的は第１電極の表面を容易に粗面化してセルキャパ
シタンスを増加させうる新規の半導体装置のキャパシタ
製造方法を提供することであり、本発明の他の目的は信
頼性のあるキャパシタが製造できる半導体装置のキャパ
シタ製造方法を提供することである。
【００１６】
【課題を解決するための手段】前述した目的を達成する
ために、本発明による半導体装置のキャパシタ製造方法
は、第１電極、誘電体膜及び第２電極からなる半導体装
置のキャパシタを製造する方法において、前記第１電極
を形成するための工程は、半導体基板上に、その内部に
不純物が含まれるよう微細構造のグレーンからなる多結
晶層を形成する段階と、不純物の含まれている前記多結
晶層に食刻を施してそのグレーン境界部分を削り出すこ
とにより、多結晶層の表面を粗面化する段階を含むこと
を特徴とする半導体装置のキャパシタ製造方法が提供さ
れる。
ために、本発明による半導体装置のキャパシタ製造方法
は、第１電極、誘電体膜及び第２電極からなる半導体装
置のキャパシタを製造する方法において、前記第１電極
を形成するための工程は、半導体基板上に、その内部に
不純物が含まれるよう微細構造のグレーンからなる多結
晶層を形成する段階と、不純物の含まれている前記多結
晶層に食刻を施してそのグレーン境界部分を削り出すこ
とにより、多結晶層の表面を粗面化する段階を含むこと
を特徴とする半導体装置のキャパシタ製造方法が提供さ
れる。
【００１７】また本発明によれば、第１電極、誘電体膜
及び第２電極からなる半導体装置のキャパシタを製造す
る方法において、前記第１電極を形成するための工程
は、半導体基板上に表面が粗面化された多結晶層を形成
する段階と、前記多結晶層上に酸化膜を形成し、前記酸
化膜が形成されている結果物の全面に前記酸化膜を食刻
対象とした異方性食刻を施して多結晶層を構成するグレ
ーン問にのみ前記酸化膜を残すことにより酸化物からな
った食刻マスクを形成する段階と、前記酸化膜からなっ
た食刻マスクを用いて粗面化された前記多結晶層を所定
深さで異方性食刻することにより、多結晶層に微細トレ
ンチを形成する段階、及び前記食刻マスクを除去する段
階を含むことを特徴とする半導体装置のキャパシタ製造
方法が提供される。
及び第２電極からなる半導体装置のキャパシタを製造す
る方法において、前記第１電極を形成するための工程
は、半導体基板上に表面が粗面化された多結晶層を形成
する段階と、前記多結晶層上に酸化膜を形成し、前記酸
化膜が形成されている結果物の全面に前記酸化膜を食刻
対象とした異方性食刻を施して多結晶層を構成するグレ
ーン問にのみ前記酸化膜を残すことにより酸化物からな
った食刻マスクを形成する段階と、前記酸化膜からなっ
た食刻マスクを用いて粗面化された前記多結晶層を所定
深さで異方性食刻することにより、多結晶層に微細トレ
ンチを形成する段階、及び前記食刻マスクを除去する段
階を含むことを特徴とする半導体装置のキャパシタ製造
方法が提供される。
【００１８】そして、本発明によれば、第１電極、誘電
体膜及び第２電極からなる半導体装置のキャパシタを製
造する方法において、前記第１電極を形成するための方
法は、半導体基板上に表面が粗面化された多結晶層を形
成する段階と、前記多結晶層上に酸化膜を形成し、前記
酸化膜が形成されている結果物の全面に前記酸化膜を食
刻対象とした異方性食刻を施して多結晶層を構成するグ
レーン間にのみ前記酸化膜を残すことにより酸化物から
なったエピタキシアルグレーンを形成する段階と、前記
エピタキシアルマスクを用いて粗面化された前記多結晶
層の露出された部分にエピタキシアルグレーンを成長さ
せる段階を含むことを特徴とする半導体装置のキャパシ
タ製造方法が提供される。
体膜及び第２電極からなる半導体装置のキャパシタを製
造する方法において、前記第１電極を形成するための方
法は、半導体基板上に表面が粗面化された多結晶層を形
成する段階と、前記多結晶層上に酸化膜を形成し、前記
酸化膜が形成されている結果物の全面に前記酸化膜を食
刻対象とした異方性食刻を施して多結晶層を構成するグ
レーン間にのみ前記酸化膜を残すことにより酸化物から
なったエピタキシアルグレーンを形成する段階と、前記
エピタキシアルマスクを用いて粗面化された前記多結晶
層の露出された部分にエピタキシアルグレーンを成長さ
せる段階を含むことを特徴とする半導体装置のキャパシ
タ製造方法が提供される。
【００１９】
【作用】本発明は相異なる結晶構造を有する微細構造の
グレーンからなる多結晶層に所定の不純物をドープした
後、所定の不純物の食刻に容易な食刻溶液を用いて多結
晶層を食刻する工程により１次的に第１電極の表面を粗
面化し、次いでその表面が粗面化された前記多結晶層の
表面に酸化膜成長及び除去工程を施して２次的な第１電
極の表面粗面化を図る。また、前記食刻溶液を用いて不
純物がドープされた多結晶シリコングレーンの境界部分
のみを選択的に除去できる。従って、粗面化された多結
晶シリコン層を形成する工程が容易である。
グレーンからなる多結晶層に所定の不純物をドープした
後、所定の不純物の食刻に容易な食刻溶液を用いて多結
晶層を食刻する工程により１次的に第１電極の表面を粗
面化し、次いでその表面が粗面化された前記多結晶層の
表面に酸化膜成長及び除去工程を施して２次的な第１電
極の表面粗面化を図る。また、前記食刻溶液を用いて不
純物がドープされた多結晶シリコングレーンの境界部分
のみを選択的に除去できる。従って、粗面化された多結
晶シリコン層を形成する工程が容易である。
【００２０】
【実施例】以下、添付した図面に基づき本発明をさらに
詳しく説明する。
詳しく説明する。
【００２１】（実施例１）図９ないし図１２は本発明に
よる半導体装置のキャパシタ製造方法の第１実施例を説
明するための断面図である。
よる半導体装置のキャパシタ製造方法の第１実施例を説
明するための断面図である。
【００２２】まず、図９は半導体基板１０上に多結晶層
５０を形成する段階を示したものである。多数の微細構
造のグレーンから構成される物質を、通常の方法、例え
ば低圧蒸着法ＬＰＣＶＤを用いて半導体基板上に蒸着す
ることにより多結晶層を形成する。この際、前記物質は
結晶構造が異なる多数の微細構造のグレーンからなって
いるので、このグレーンの大きさは前記物質を蒸着する
温度、時間及び厚さなどにより左右され、隣接したグレ
ーンは相異なる結晶構造を持つように形成される。本実
施例において、前記蒸着温度は５００℃ないし７００℃
程度であるが前記温度範囲に限らない。前記多結晶層と
して非晶質シリコン、多結晶シリコンまたは半球形のグ
レーンＨＳＧを有する多結晶シリコンが用いられる。
５０を形成する段階を示したものである。多数の微細構
造のグレーンから構成される物質を、通常の方法、例え
ば低圧蒸着法ＬＰＣＶＤを用いて半導体基板上に蒸着す
ることにより多結晶層を形成する。この際、前記物質は
結晶構造が異なる多数の微細構造のグレーンからなって
いるので、このグレーンの大きさは前記物質を蒸着する
温度、時間及び厚さなどにより左右され、隣接したグレ
ーンは相異なる結晶構造を持つように形成される。本実
施例において、前記蒸着温度は５００℃ないし７００℃
程度であるが前記温度範囲に限らない。前記多結晶層と
して非晶質シリコン、多結晶シリコンまたは半球形のグ
レーンＨＳＧを有する多結晶シリコンが用いられる。
【００２３】図１０は結果物全面に不純物７０をドープ
する段階を示したものである。例えば、ＰＯＣｌ3 （ｐ
ｈｏｓｐｈｏｒｏｕｓ ｏｘｙｃｈｌｏｒｉｄｅ）のよ
うな物質を用いて前記多結晶層５０に燐イオンをドープ
してドープされた多結晶５０ａを形成する。すると、前
記燐イオンはグレーンの境界部分に存するシリコンイオ
ンと一層よく結合して、前記図１０に示したとおり前記
境界部分における燐の濃度が他の部分より高くなる。こ
れは、前記図６の説明部で述べた通りグレーンの境界部
分ではシリコンイオン間の結合力が弱いからである。
する段階を示したものである。例えば、ＰＯＣｌ3 （ｐ
ｈｏｓｐｈｏｒｏｕｓ ｏｘｙｃｈｌｏｒｉｄｅ）のよ
うな物質を用いて前記多結晶層５０に燐イオンをドープ
してドープされた多結晶５０ａを形成する。すると、前
記燐イオンはグレーンの境界部分に存するシリコンイオ
ンと一層よく結合して、前記図１０に示したとおり前記
境界部分における燐の濃度が他の部分より高くなる。こ
れは、前記図６の説明部で述べた通りグレーンの境界部
分ではシリコンイオン間の結合力が弱いからである。
【００２４】この際、前記グレーンは不純物の濃度と関
連してその大きさが異なるが、不純物の濃度が高い時の
グレーンの大きさが低い時の大きさより大きい。これは
不純物の濃度が高いほどドープ時開が長くなり、ドープ
工程時供給される熱エネルギーにより前記グレーンの結
晶構造が変わって隣会うグレーンと結合して一つのさら
に大きいグレーンを形成する現象が発生するからであ
る。
連してその大きさが異なるが、不純物の濃度が高い時の
グレーンの大きさが低い時の大きさより大きい。これは
不純物の濃度が高いほどドープ時開が長くなり、ドープ
工程時供給される熱エネルギーにより前記グレーンの結
晶構造が変わって隣会うグレーンと結合して一つのさら
に大きいグレーンを形成する現象が発生するからであ
る。
【００２５】図１１は前記ドープされた多結晶層５０ａ
を食刻して粗面化された多結晶層５０ｂを収得する段階
を示したものである。前記図１０において収得した結果
物を燐酸溶液を用いた食刻工程（湿式食刻または乾式食
刻）に露出させれば、多結晶シリコンの中でも燐イオン
の濃度が高い部分、即ちグレーンの境界部分が他の部分
よりさらに容易に食刻されるので、結局その表面が粗面
化された多結晶層５０ｂが形成できる。これは、燐酸溶
液が燐を含んだ物質を含まない物質よりさらによく食刻
するからである。
を食刻して粗面化された多結晶層５０ｂを収得する段階
を示したものである。前記図１０において収得した結果
物を燐酸溶液を用いた食刻工程（湿式食刻または乾式食
刻）に露出させれば、多結晶シリコンの中でも燐イオン
の濃度が高い部分、即ちグレーンの境界部分が他の部分
よりさらに容易に食刻されるので、結局その表面が粗面
化された多結晶層５０ｂが形成できる。これは、燐酸溶
液が燐を含んだ物質を含まない物質よりさらによく食刻
するからである。
【００２６】本発明の他の実施例によれば、前記粗面化
された多結晶層５０ｂに、粗面化されない多結晶層（図
９の部材番号５０）にドープされた不純物（図１０の７
０）のような不純物（本実施例では燐イオンを用いた）
を再ドープするのが好適である。これにより、前記粗面
化された多結晶層５０ｂのキャパシタンス均一性（Ｃ
min ／ＣMax ）を良好にできる。
された多結晶層５０ｂに、粗面化されない多結晶層（図
９の部材番号５０）にドープされた不純物（図１０の７
０）のような不純物（本実施例では燐イオンを用いた）
を再ドープするのが好適である。これにより、前記粗面
化された多結晶層５０ｂのキャパシタンス均一性（Ｃ
min ／ＣMax ）を良好にできる。
【００２７】多結晶層の形成後、活性化のための前記不
純物をドープさせる場合、前記不純物はグレーンの境界
部分で特に多量がドープされグレーンの内部と多結晶層
の下部には相対的にドープ量が少なくなる。これを用い
て粗面化のための食刻を実施すれば、粗面化された表面
にはドープ濃度が極めて低くなる。全体的にドープの均
一性が不良になるのでキャパシタンス均一性も悪くな
り、これはメモリ特性を不良にするので粗面化された表
面に前記不純物を再ドープして前記キャパシタンス均一
性をよくする。この際、粗面化されない多結晶層５０に
は不純物のドープされない多結晶シリコンが平均５５Ω
／□程度の面抵抗を有する程度の濃度で前記不純物をド
ープし、粗面化された前記多結晶層５０ｂには不純物の
ドープされていない多結晶シリコンが平均８０Ω／□程
度の面抵抗を有する程度の濃度で前記不純物をドープす
る。
純物をドープさせる場合、前記不純物はグレーンの境界
部分で特に多量がドープされグレーンの内部と多結晶層
の下部には相対的にドープ量が少なくなる。これを用い
て粗面化のための食刻を実施すれば、粗面化された表面
にはドープ濃度が極めて低くなる。全体的にドープの均
一性が不良になるのでキャパシタンス均一性も悪くな
り、これはメモリ特性を不良にするので粗面化された表
面に前記不純物を再ドープして前記キャパシタンス均一
性をよくする。この際、粗面化されない多結晶層５０に
は不純物のドープされない多結晶シリコンが平均５５Ω
／□程度の面抵抗を有する程度の濃度で前記不純物をド
ープし、粗面化された前記多結晶層５０ｂには不純物の
ドープされていない多結晶シリコンが平均８０Ω／□程
度の面抵抗を有する程度の濃度で前記不純物をドープす
る。
【００２８】その表面が粗面化された多結晶層に不純物
を再ドープする前記段階は続けて紹介される他の実施例
においても適用されうるが、必要に応じてその段階が省
略される場合もある。
を再ドープする前記段階は続けて紹介される他の実施例
においても適用されうるが、必要に応じてその段階が省
略される場合もある。
【００２９】（実施例２）図１２ないし図１５は本発明
による半導体装置のキャパシタ製造方法の第２実施例を
説明するための図面である。
による半導体装置のキャパシタ製造方法の第２実施例を
説明するための図面である。
【００３０】まず、図１２は半導体基板１０上に多結晶
層５０を形成する段階を図示したものである。多数の微
細構造のグレーンから構成される物質を、通常の方法、
例えば低圧蒸着法ＬＰＣＶＤを用いて半導体基板上に蒸
着することにより多結晶層５０を形成する。この際、前
記物質は結晶構造が異なる多数の微細構造のグレーンか
らなっているので、このグレーンの大きさは前記物質を
蒸着する温度、時間及び厚さなどにより左右され、隣接
したグレーンは相異なる結晶構造を有するように形成さ
れる。
層５０を形成する段階を図示したものである。多数の微
細構造のグレーンから構成される物質を、通常の方法、
例えば低圧蒸着法ＬＰＣＶＤを用いて半導体基板上に蒸
着することにより多結晶層５０を形成する。この際、前
記物質は結晶構造が異なる多数の微細構造のグレーンか
らなっているので、このグレーンの大きさは前記物質を
蒸着する温度、時間及び厚さなどにより左右され、隣接
したグレーンは相異なる結晶構造を有するように形成さ
れる。
【００３１】本実施例において、前記物質の蒸着温度を
５００℃ないし７００℃程度で制限して実施したが、蒸
着温度は前記範囲に限らない。前記多結晶層を構成する
物質としては例えば非晶質シリコン、多結晶シリコンま
たは半球形のグレーンＨＳＧを有する多結晶シリコンの
うちいずれかを用いた。次いで、前記多結晶層に不純物
７０をドープする工程を実施するにおいて、前記不純物
ドープ工程は前記多結晶層が形成された後実施されるこ
ともでき、前記多結晶層を構成する物質を蒸着するとき
蒸着と同時に実施することもできる。本発明において、
例えば、ＰＯＣｌ3 （ｐｈｏｓｐｈｏｒｏｕｓ ｏｘｙ
ｃｈｌｏｒｉｄｅ）のような物質を用いて前記多結晶層
５０に燐イオンをドープしたが、前記不純物が燐イオン
に限らないことは勿論である。前記多結一晶層にドープ
された燐イオンはグレーンの境界部分に存するシリコイ
オンと一層よく結合して、前記図１２に示したとおり前
記境界部分における燐の濃度が他の部分より高くなる。
これは、前記実施例１の図６の説明部で述べた通り、グ
レーンの境界部分ではシリコンイオン間の結合力が弱い
からである。
５００℃ないし７００℃程度で制限して実施したが、蒸
着温度は前記範囲に限らない。前記多結晶層を構成する
物質としては例えば非晶質シリコン、多結晶シリコンま
たは半球形のグレーンＨＳＧを有する多結晶シリコンの
うちいずれかを用いた。次いで、前記多結晶層に不純物
７０をドープする工程を実施するにおいて、前記不純物
ドープ工程は前記多結晶層が形成された後実施されるこ
ともでき、前記多結晶層を構成する物質を蒸着するとき
蒸着と同時に実施することもできる。本発明において、
例えば、ＰＯＣｌ3 （ｐｈｏｓｐｈｏｒｏｕｓ ｏｘｙ
ｃｈｌｏｒｉｄｅ）のような物質を用いて前記多結晶層
５０に燐イオンをドープしたが、前記不純物が燐イオン
に限らないことは勿論である。前記多結一晶層にドープ
された燐イオンはグレーンの境界部分に存するシリコイ
オンと一層よく結合して、前記図１２に示したとおり前
記境界部分における燐の濃度が他の部分より高くなる。
これは、前記実施例１の図６の説明部で述べた通り、グ
レーンの境界部分ではシリコンイオン間の結合力が弱い
からである。
【００３２】この際、前記グレーンは不純物の濃度及び
ドープ工程時供給される熱エネルギーと関連してその大
きさが異なるが、不純物の濃度が高い時のグレーンの大
きさが濃度が低い時の大きさより大きい。これは不純物
の濃度が高いほどドープ時間が長くなってドープ工程時
供給される熱エネルギーにより前記グレーンの結晶構造
が変わって隣会うグレーンと結合して一つのさらに大き
いグレーンを形成する現象が生ずるからである。前記グ
レーンの大きさを調節するために不純物ドープ工程が終
わったのち熱処埋工程をさらに行える。
ドープ工程時供給される熱エネルギーと関連してその大
きさが異なるが、不純物の濃度が高い時のグレーンの大
きさが濃度が低い時の大きさより大きい。これは不純物
の濃度が高いほどドープ時間が長くなってドープ工程時
供給される熱エネルギーにより前記グレーンの結晶構造
が変わって隣会うグレーンと結合して一つのさらに大き
いグレーンを形成する現象が生ずるからである。前記グ
レーンの大きさを調節するために不純物ドープ工程が終
わったのち熱処埋工程をさらに行える。
【００３３】図１３は前記多結晶層５０を食刻する工程
を図示したものである。
を図示したものである。
【００３４】前記図１２で収得した結果物を燐酸溶液を
用いて食刻工程（湿式食刻または乾式食刻）を行えば、
多結晶シリコン膜の中でも燐イオンの濃度が高い部分、
即ちグレーンの境界部分が他の部分よりさらに容易に食
刻され、結局その表面が粗面化された多結晶層５０ｂを
形成することができる。これは、前記燐酸溶液が燐イオ
ンを含めた物質を含まない物質よりさらに容易に食刻す
るからである。多結晶層にドープされた不純物の種類が
変われば前記食刻溶液も変わるべきことは当然である。
一般に、不純物を含む食刻溶液は前記不純物を含む物質
を容易に食刻する。例えば、本発明の実施例において、
前記不純物として燐イオンを使用した場合前記食刻溶液
としては前記燐イオンを含む物質を前記燐イオンを含ま
ない他の物質よりさらに容易に食刻できる溶液、即ち燐
酸溶液を使用すべきである。
用いて食刻工程（湿式食刻または乾式食刻）を行えば、
多結晶シリコン膜の中でも燐イオンの濃度が高い部分、
即ちグレーンの境界部分が他の部分よりさらに容易に食
刻され、結局その表面が粗面化された多結晶層５０ｂを
形成することができる。これは、前記燐酸溶液が燐イオ
ンを含めた物質を含まない物質よりさらに容易に食刻す
るからである。多結晶層にドープされた不純物の種類が
変われば前記食刻溶液も変わるべきことは当然である。
一般に、不純物を含む食刻溶液は前記不純物を含む物質
を容易に食刻する。例えば、本発明の実施例において、
前記不純物として燐イオンを使用した場合前記食刻溶液
としては前記燐イオンを含む物質を前記燐イオンを含ま
ない他の物質よりさらに容易に食刻できる溶液、即ち燐
酸溶液を使用すべきである。
【００３５】図１４は前記粗面化された多結晶層の５０
ｂの全面に酸化膜５２を成長させる工程を示したもので
ある。前記粗面化された多結晶層５０ｂを酸化性雰囲気
（湿式または乾式）に露出させれば前記多結晶層５０ｂ
を構成するシリコン原子と前記酸素原子が結合して多結
晶層５０ｂの表面に薄い酸化膜５２が成長されながら前
記粗面化された多結晶層５０ｂをさらに粗面化する。参
照番号５０ｃは、このように食刻工程と酸化工程により
２次に粗面化された多結晶層を示す。この際、前記酸化
膜はグレーンの境界部分でさらによく成長するが、これ
は図７で言及した通り前記グレーンの境界部分ではシリ
コン原子問の結合力が弱いからである。
ｂの全面に酸化膜５２を成長させる工程を示したもので
ある。前記粗面化された多結晶層５０ｂを酸化性雰囲気
（湿式または乾式）に露出させれば前記多結晶層５０ｂ
を構成するシリコン原子と前記酸素原子が結合して多結
晶層５０ｂの表面に薄い酸化膜５２が成長されながら前
記粗面化された多結晶層５０ｂをさらに粗面化する。参
照番号５０ｃは、このように食刻工程と酸化工程により
２次に粗面化された多結晶層を示す。この際、前記酸化
膜はグレーンの境界部分でさらによく成長するが、これ
は図７で言及した通り前記グレーンの境界部分ではシリ
コン原子問の結合力が弱いからである。
【００３６】図１５は前記酸化膜５２を除去する工程を
示したものである。酸化膜５２が成長されている結果物
を酸化物食刻溶液（乾式または湿式）に露出させ前記酸
化膜５２を除去する。
示したものである。酸化膜５２が成長されている結果物
を酸化物食刻溶液（乾式または湿式）に露出させ前記酸
化膜５２を除去する。
【００３７】粗面化された多結晶層５０ｂ上に酸化膜５
２を成長させた後除去する前記工程（図１４及び図１５
において説明した二つの工程）は、燐酸溶液によりその
表面粗面化された多結晶層の鋭い部分を除去する役割の
みならず、グレーンの境界部分でさらによく成長された
酸化膜により前記図１１に示した多結晶層５０ｂよりさ
らに粗面化された多結晶層が得られる。これは、前記鋭
い部分で生ずる漏れ電流を防止してメモリの信頼性を向
上させることができ、かつ図１１で得られるセルキャパ
シタンスよりさらに大きいセルキャパシタンスが得られ
る。
２を成長させた後除去する前記工程（図１４及び図１５
において説明した二つの工程）は、燐酸溶液によりその
表面粗面化された多結晶層の鋭い部分を除去する役割の
みならず、グレーンの境界部分でさらによく成長された
酸化膜により前記図１１に示した多結晶層５０ｂよりさ
らに粗面化された多結晶層が得られる。これは、前記鋭
い部分で生ずる漏れ電流を防止してメモリの信頼性を向
上させることができ、かつ図１１で得られるセルキャパ
シタンスよりさらに大きいセルキャパシタンスが得られ
る。
【００３８】（実施例３）図１６ないし図１９は本発明
による半導体装置のキャパシタ製造方法の第３実施例を
説明するために示された断面図であって、前記第２実施
例の工程手順を一部変えて進めたものである。
による半導体装置のキャパシタ製造方法の第３実施例を
説明するために示された断面図であって、前記第２実施
例の工程手順を一部変えて進めたものである。
【００３９】前記第２実施例を参照して第３実施例を説
明すれば、前記第２実施例においては多結晶層を形成し
た後燐酸溶液を用いてその表面を粗面化し、次いで酸化
膜成長及び除去工程を進めたが、本実施例３では多結晶
層を形成した途端に酸化膜を成長及び除去し、次いで燐
酸溶液を用いた。この際、多結晶層表面の粗面化は１次
的に前記酸化膜成長及び除去工程で行われた後、２次的
に燐酸溶液を用いた食刻工程によって行われる。
明すれば、前記第２実施例においては多結晶層を形成し
た後燐酸溶液を用いてその表面を粗面化し、次いで酸化
膜成長及び除去工程を進めたが、本実施例３では多結晶
層を形成した途端に酸化膜を成長及び除去し、次いで燐
酸溶液を用いた。この際、多結晶層表面の粗面化は１次
的に前記酸化膜成長及び除去工程で行われた後、２次的
に燐酸溶液を用いた食刻工程によって行われる。
【００４０】図１６は半導体基板１０上に多結晶層５０
を形成する工程を示したものである。図１２で説明した
通り、多数の微細構造のグレーンから構成された物質
を、通常の方法例えば低圧蒸着法ＬＰＣＶＤを用いて半
導体基板上に蒸着することにより前記多結晶層５０を形
成する。
を形成する工程を示したものである。図１２で説明した
通り、多数の微細構造のグレーンから構成された物質
を、通常の方法例えば低圧蒸着法ＬＰＣＶＤを用いて半
導体基板上に蒸着することにより前記多結晶層５０を形
成する。
【００４１】図１７は前記多結晶層５０の全面に酸化膜
５２を成長させる工程を示したものである。前記多結晶
層５０を酸化性雰囲気（湿式または乾式）に露出させれ
ば前記多結晶層を構成するシリコン原子と前記酸素原子
とが結合して多結晶層の表面に薄い酸化膜５２が成長し
ながら前記多結晶層５０を粗面化して粗面化された多結
晶層５０ｄを収得する。
５２を成長させる工程を示したものである。前記多結晶
層５０を酸化性雰囲気（湿式または乾式）に露出させれ
ば前記多結晶層を構成するシリコン原子と前記酸素原子
とが結合して多結晶層の表面に薄い酸化膜５２が成長し
ながら前記多結晶層５０を粗面化して粗面化された多結
晶層５０ｄを収得する。
【００４２】図１８は前記酸化膜５２を除去する工程を
示したものである。酸化膜５２が成長している結果物を
酸化物食刻溶液（乾式または湿式）に露出させて前記酸
化膜５２を除去する。
示したものである。酸化膜５２が成長している結果物を
酸化物食刻溶液（乾式または湿式）に露出させて前記酸
化膜５２を除去する。
【００４３】図１９は前記粗面化された多結晶層５０ｄ
を食刻する工程を示したものである。前記図１８で収得
した粗面化された多結晶層５０ｄを燐酸溶液を用いた食
刻工程（湿式食刻または乾式食刻）に露出させれば多結
晶シリコン膜の中でも燐イオンの濃度が高い部分、即ち
グレーンの境界部分が他の部分よりさらによく食刻さ
れ、結局２次に粗面化された多結晶層５０ｅを形成する
ことが出来る。
を食刻する工程を示したものである。前記図１８で収得
した粗面化された多結晶層５０ｄを燐酸溶液を用いた食
刻工程（湿式食刻または乾式食刻）に露出させれば多結
晶シリコン膜の中でも燐イオンの濃度が高い部分、即ち
グレーンの境界部分が他の部分よりさらによく食刻さ
れ、結局２次に粗面化された多結晶層５０ｅを形成する
ことが出来る。
【００４４】（実施例４）図２０ないし図２２は本発明
による半導体装置のキャパシタ製造方法の第４実施例を
説明するための断面図であって、前記第１ないし第３実
施例の方法よりさらに大きいセルキャパシタンスが確保
できる。
による半導体装置のキャパシタ製造方法の第４実施例を
説明するための断面図であって、前記第１ないし第３実
施例の方法よりさらに大きいセルキャパシタンスが確保
できる。
【００４５】まず、図２０は前記実施例１ないし３の方
法または前記公知の方法に従って粗面化された多結晶層
８０を形成した後その全面に食刻マスク層９０を形成す
る段階を示したものである。
法または前記公知の方法に従って粗面化された多結晶層
８０を形成した後その全面に食刻マスク層９０を形成す
る段階を示したものである。
【００４６】半導体基板１０上に前記第１ないし第３実
施例の方法のうち一つの方法または公知の方法のうちい
ずれか一つを用いてその表面が粗面化された前記多結晶
層８０を形成する段階、及び任意の異方性食刻に対して
前記多結晶層８０を形成する物質とはその食刻率が異な
る物質、例えば酸化物を化学気相蒸着法（ＣＶＤ）や熱
酸化法を用いて前記多結晶層の全面に塗布することによ
り、前記食刻マスク層９０を形成する段階に進まれる。
この際、粗面化された多結晶層８０を前記図１２ないし
図１５の方法で形成する場合、酸化膜（図１４の参照符
号５２）を除去しない状態で前記図２０で説明した段階
を進むこともできる。
施例の方法のうち一つの方法または公知の方法のうちい
ずれか一つを用いてその表面が粗面化された前記多結晶
層８０を形成する段階、及び任意の異方性食刻に対して
前記多結晶層８０を形成する物質とはその食刻率が異な
る物質、例えば酸化物を化学気相蒸着法（ＣＶＤ）や熱
酸化法を用いて前記多結晶層の全面に塗布することによ
り、前記食刻マスク層９０を形成する段階に進まれる。
この際、粗面化された多結晶層８０を前記図１２ないし
図１５の方法で形成する場合、酸化膜（図１４の参照符
号５２）を除去しない状態で前記図２０で説明した段階
を進むこともできる。
【００４７】図２１は食刻マスク９０ａを形成する段階
を示したもので、前記食刻マスク層を構成する物質を食
刻対象物とし前記多結晶層の上部表面を食刻終了点とし
た異方性食刻を結果物の全面に施して、粗面化された多
結晶層８０の溝にのみ前記酸化物を残すことにより食刻
マスク９０ａを形成する。
を示したもので、前記食刻マスク層を構成する物質を食
刻対象物とし前記多結晶層の上部表面を食刻終了点とし
た異方性食刻を結果物の全面に施して、粗面化された多
結晶層８０の溝にのみ前記酸化物を残すことにより食刻
マスク９０ａを形成する。
【００４８】図２２は微細トレンチ１及び微細柱１１を
形成する段階を示したもので、食刻マスク９０ａが形成
されている結果物の全面に前記食刻マスク９０ａを用い
て、前記多結晶層８０を食刻対象物とした異方性食刻を
施して前記多結晶層を所定深さで食刻することにより、
食刻マスク９０ａの下部には微細柱１１を、その外の部
分には微細トレンチ１を形成する。この際、前記所定深
さは多結晶層の厚さぐらいかその以下であっても構わな
いが、多結晶層の厚さくらいの場合は断面図上では前記
微細柱が互いに離れて形成されているが、上から見れば
（図示せず）微細柱が全体的に互いに連結されているこ
とがわかる（図示していないが、図２２に示された微細
トレンチ１が半導体基板１０を部分的に露出させる形態
で形成されている）。次いで、前記食刻マスク９０ａを
除去して粗面化された多結晶層８０ａを収得する。
形成する段階を示したもので、食刻マスク９０ａが形成
されている結果物の全面に前記食刻マスク９０ａを用い
て、前記多結晶層８０を食刻対象物とした異方性食刻を
施して前記多結晶層を所定深さで食刻することにより、
食刻マスク９０ａの下部には微細柱１１を、その外の部
分には微細トレンチ１を形成する。この際、前記所定深
さは多結晶層の厚さぐらいかその以下であっても構わな
いが、多結晶層の厚さくらいの場合は断面図上では前記
微細柱が互いに離れて形成されているが、上から見れば
（図示せず）微細柱が全体的に互いに連結されているこ
とがわかる（図示していないが、図２２に示された微細
トレンチ１が半導体基板１０を部分的に露出させる形態
で形成されている）。次いで、前記食刻マスク９０ａを
除去して粗面化された多結晶層８０ａを収得する。
【００４９】本発明の前記第４実施例によれば、前記第
１ないし第３実施例の方法のうちいずれか一つの方法に
よって、その表面が粗面化された多結晶層に再び微細ト
レンチを形成することにより、前記第１ないし第３実施
例の方法により製造された多結晶層よりさらに大きいセ
ルキャパシタンスが確保できる表面積を有する多結晶層
が得られる。
１ないし第３実施例の方法のうちいずれか一つの方法に
よって、その表面が粗面化された多結晶層に再び微細ト
レンチを形成することにより、前記第１ないし第３実施
例の方法により製造された多結晶層よりさらに大きいセ
ルキャパシタンスが確保できる表面積を有する多結晶層
が得られる。
【００５０】（実施例５）図２３ないし図２６は本発明
による半導体装置のキャパシタ製造方法の第５実施例を
説明するための断面図である。
による半導体装置のキャパシタ製造方法の第５実施例を
説明するための断面図である。
【００５１】図２３は前記実施例４の図２０と同様、前
記実施例１ないし３の方法または前記公知の方法に従っ
て、粗面化された多結晶層８０を形成した後、その全面
にエピタキシャルマスク層９１を形成する段階を示した
ものである。前記実施例４の食刻マスク層９０の形成時
と同様の方法で、半導体基板１０上に前記粗面化された
多結晶層８０を形成した後、前記多結晶層８０を構成す
る物質とは異なる物質、例えば酸化物を化学気相蒸着法
や熱酸化法を用いて前記多結晶層上に塗布したり、ＳＯ
Ｇを塗布して前記エピタキシャルマスク層９１を形成す
る。
記実施例１ないし３の方法または前記公知の方法に従っ
て、粗面化された多結晶層８０を形成した後、その全面
にエピタキシャルマスク層９１を形成する段階を示した
ものである。前記実施例４の食刻マスク層９０の形成時
と同様の方法で、半導体基板１０上に前記粗面化された
多結晶層８０を形成した後、前記多結晶層８０を構成す
る物質とは異なる物質、例えば酸化物を化学気相蒸着法
や熱酸化法を用いて前記多結晶層上に塗布したり、ＳＯ
Ｇを塗布して前記エピタキシャルマスク層９１を形成す
る。
【００５２】図２４はエピタキシャルマスク９１ａを形
成する段階を示したものである。前記実施例４の食刻マ
スク９０ａ形成時と同様、前記エピタキシャルマスク層
９１を構成する物質を食刻対象物とし前記多結晶層８０
の上部表面を食刻終了点とした異方性食刻を結果物の全
面に施して、粗面化された多結晶層８０の溝にのみ前記
酸化物を残すことによりエピタキシャルマスク９１ａを
形成し、前記粗面化された多結晶層８０のグレーンの上
部を露出させる。
成する段階を示したものである。前記実施例４の食刻マ
スク９０ａ形成時と同様、前記エピタキシャルマスク層
９１を構成する物質を食刻対象物とし前記多結晶層８０
の上部表面を食刻終了点とした異方性食刻を結果物の全
面に施して、粗面化された多結晶層８０の溝にのみ前記
酸化物を残すことによりエピタキシャルマスク９１ａを
形成し、前記粗面化された多結晶層８０のグレーンの上
部を露出させる。
【００５３】図２５はエピタキシャル成長段階を示した
ものである。前記エピタキシャルマスク９１ａが形成さ
れている結果物全面に、担体として水素ガスを用い、ソ
ースとしてＳｉＨ2 Ｃｌ2 ＋ＨＣｌ系を用いて前記粗面
化された多結晶層の露出された上部をシード（ｓｅｅ
ｄ）として所定の高さでエピタキシャル成長させてエピ
タキシャルグレーン９５を形成する。この際、前記所定
の高さは５０ないし５００Åが好適である。
ものである。前記エピタキシャルマスク９１ａが形成さ
れている結果物全面に、担体として水素ガスを用い、ソ
ースとしてＳｉＨ2 Ｃｌ2 ＋ＨＣｌ系を用いて前記粗面
化された多結晶層の露出された上部をシード（ｓｅｅ
ｄ）として所定の高さでエピタキシャル成長させてエピ
タキシャルグレーン９５を形成する。この際、前記所定
の高さは５０ないし５００Åが好適である。
【００５４】図２６は前記エピタキシャルマスク９１ａ
を除去する工程を示したものである。前記エピタキシャ
ル成長段階後、通常の方法で前記エピタキシャルマスク
９１ａを除去してエピタキシャルグレーン９５ａを有す
る粗面化された多結晶層８０を収得する。
を除去する工程を示したものである。前記エピタキシャ
ル成長段階後、通常の方法で前記エピタキシャルマスク
９１ａを除去してエピタキシャルグレーン９５ａを有す
る粗面化された多結晶層８０を収得する。
【００５５】この実施例５によれば、前記第４実施例と
同様に、表面積が大きいキャパシタ電極が収得できる反
面、燐酸処理方法に比べて工程が簡便である。また、実
施例４において発生するエッチング損傷を減少すること
が出来る。
同様に、表面積が大きいキャパシタ電極が収得できる反
面、燐酸処理方法に比べて工程が簡便である。また、実
施例４において発生するエッチング損傷を減少すること
が出来る。
【００５６】前述した実施例１ないし実施例５の全ての
実施例において、前記多結晶層の表面を粗面化するため
の段階は、第１電極形成のために予めパターニングされ
た多結晶層パターン上で実施できることと、前記多結晶
層をパターニングする前にシリコン窒化膜及び高温酸化
膜を前記半導体基板上に積層して前記第１電極を完成し
た後前記高温酸化膜を部分的に除去する段階を追加する
ことによりセルキャパシタンス向上が図れることは当然
である。
実施例において、前記多結晶層の表面を粗面化するため
の段階は、第１電極形成のために予めパターニングされ
た多結晶層パターン上で実施できることと、前記多結晶
層をパターニングする前にシリコン窒化膜及び高温酸化
膜を前記半導体基板上に積層して前記第１電極を完成し
た後前記高温酸化膜を部分的に除去する段階を追加する
ことによりセルキャパシタンス向上が図れることは当然
である。
【００５７】図２７ないし図３０は本発明による半導体
装置のキャパシタ製造方法により製造された半導体装置
を示した断面図である。前記図２７はスタック形キャパ
シタ構造を有する半導体装置、前記図２８はシリンダ形
キャパシタ構造を有する半導体装置、前記図２９はトレ
ンチキャパシタ構造を有する半導体装置及び図３０はス
タックートレンチキャパシタ構造を有する半導体装置に
本発明の方法を適用したものである。
装置のキャパシタ製造方法により製造された半導体装置
を示した断面図である。前記図２７はスタック形キャパ
シタ構造を有する半導体装置、前記図２８はシリンダ形
キャパシタ構造を有する半導体装置、前記図２９はトレ
ンチキャパシタ構造を有する半導体装置及び図３０はス
タックートレンチキャパシタ構造を有する半導体装置に
本発明の方法を適用したものである。
【００５８】図２７ないし図３０において、部材番号１
０は半導体基板、１２は選択的に成長させたフィールド
酸化膜、２３はゲート電極、１４はソース領域、１６は
ドレーン領域、１００はストリッジ電極、１１０は誘電
体膜、１２０はプレート電極、１９はビットライン、１
８はワードライン、２６は絶縁膜、Ｃ１及びＣ２はキャ
パシタを示す。
０は半導体基板、１２は選択的に成長させたフィールド
酸化膜、２３はゲート電極、１４はソース領域、１６は
ドレーン領域、１００はストリッジ電極、１１０は誘電
体膜、１２０はプレート電極、１９はビットライン、１
８はワードライン、２６は絶縁膜、Ｃ１及びＣ２はキャ
パシタを示す。
【００５９】
【発明の効果】以上述べたように、本発明による半導体
装置のキャパシタ製造方法によれば、相異なる結晶構造
を有する微細構造のグレーンからなる多結晶層に所定の
不純物をドープした後、前記所定不純物をさらによく食
刻する食刻溶液を用いて前記多結晶層を食刻する工程
で、１次的に第１電極の表面を粗面化し、次いでその表
面が粗面化された前記多結晶層の表面に酸化膜成長及び
除去段階を進めて２次的な第１電極の表面粗面化を図っ
た。これは規則性及び再現性があり、工程が極めて単純
なのでセルキャパシタンス増加及び調節が容易であり、
信頼度が優秀である点で高集積化されつつあるメモリセ
ルにその適用が期待される。
装置のキャパシタ製造方法によれば、相異なる結晶構造
を有する微細構造のグレーンからなる多結晶層に所定の
不純物をドープした後、前記所定不純物をさらによく食
刻する食刻溶液を用いて前記多結晶層を食刻する工程
で、１次的に第１電極の表面を粗面化し、次いでその表
面が粗面化された前記多結晶層の表面に酸化膜成長及び
除去段階を進めて２次的な第１電極の表面粗面化を図っ
た。これは規則性及び再現性があり、工程が極めて単純
なのでセルキャパシタンス増加及び調節が容易であり、
信頼度が優秀である点で高集積化されつつあるメモリセ
ルにその適用が期待される。
【００６０】また、前記酸化膜を用いたり、前記１次粗
面化された多結晶層表面部を露出させた後異方性食刻を
施して微細トレンチ及び微細柱を形成したり、エピタキ
シャル成長させてエピタキシャルグレーンを形成してセ
ルキャパシタンスをさらに増加させうる。
面化された多結晶層表面部を露出させた後異方性食刻を
施して微細トレンチ及び微細柱を形成したり、エピタキ
シャル成長させてエピタキシャルグレーンを形成してセ
ルキャパシタンスをさらに増加させうる。
【００６１】尚、本発明は前述した実施例に限定される
ものではなく、本発明の精神を逸脱しない範囲で種々の
改変をなし得ることは勿論である。
ものではなく、本発明の精神を逸脱しない範囲で種々の
改変をなし得ることは勿論である。
【図１】 従来技術において、一定した蒸着厚さで蒸着
温度による多結晶シリコン層の表面形態（粗面化程度）
変化を表す図である。
温度による多結晶シリコン層の表面形態（粗面化程度）
変化を表す図である。
【図２】 従来技術において、一定した温度（５７０
℃）で蒸着厚さによる多結晶シリコン層の表面形態（粗
面化程度）変化を表す図である。
℃）で蒸着厚さによる多結晶シリコン層の表面形態（粗
面化程度）変化を表す図である。
【図３】 従来の他の方法による半導体装置のキャパシ
タ製造方法を説明するための断面図である。
タ製造方法を説明するための断面図である。
【図４】 従来の他の方法による半導体装置のキャパシ
タ製造方法を説明するための断面図である。
タ製造方法を説明するための断面図である。
【図５】 従来の他の方法による半導体装置のキャパシ
タ製造方法を説明するための断面図である。
タ製造方法を説明するための断面図である。
【図６】 従来のさらに他の方法による半導体装置のキ
ャパシタ製造方法を説明するための断面図である。
ャパシタ製造方法を説明するための断面図である。
【図７】 従来のさらに他の方法による半導体装置のキ
ャパシタ製造方法を説明するための断面図である。
ャパシタ製造方法を説明するための断面図である。
【図８】 従来のさらに他の方法による半導体装置のキ
ャパシタ製造方法を説明するための断面図である。
ャパシタ製造方法を説明するための断面図である。
【図９】 本発明による半導体装置のキャパシタ製造方
法の第１実施例を説明するための断面図である。
法の第１実施例を説明するための断面図である。
【図１０】 本発明による半導体装置のキャパシタ製造
方法の第１実施例を説明するための断面図である。
方法の第１実施例を説明するための断面図である。
【図１１】 本発明による半導体装置のキャパシタ製造
方法の第１実施例を説明するための断面図である。
方法の第１実施例を説明するための断面図である。
【図１２】 本発明による半導体装置のキャパシタ製造
方法の第２実施例を説明するための断面図である。
方法の第２実施例を説明するための断面図である。
【図１３】 本発明による半導体装置のキャパシタ製造
方法の第２実施例を説明するための断面図である。
方法の第２実施例を説明するための断面図である。
【図１４】 本発明による半導体装置のキャパシタ製造
方法の第２実施例を説明するための断面図である。
方法の第２実施例を説明するための断面図である。
【図１５】 本発明による半導体装置のキャパシタ製造
方法の第２実施例を説明するための断面図である。
方法の第２実施例を説明するための断面図である。
【図１６】 本発明による半導体装置のキャパシタ製造
方法の第３実施例を説明するための断面図である。
方法の第３実施例を説明するための断面図である。
【図１７】 本発明による半導体装置のキャパシタ製造
方法の第３実施例を説明するための断面図である。
方法の第３実施例を説明するための断面図である。
【図１８】 本発明による半導体装置のキャパシタ製造
方法の第３実施例を説明するための断面図である。
方法の第３実施例を説明するための断面図である。
【図１９】 本発明による半導体装置のキャパシタ製造
方法の第３実施例を説明するための断面図である。
方法の第３実施例を説明するための断面図である。
【図２０】 本発明による半導体装置のキャパシタ製造
方法の第４実施例を説明するための断面図である。
方法の第４実施例を説明するための断面図である。
【図２１】 本発明による半導体装置のキャパシタ製造
方法の第４実施例を説明するための断面図である。
方法の第４実施例を説明するための断面図である。
【図２２】 本発明による半導体装置のキャパシタ製造
方法の第４実施例を説明するための断面図である。
方法の第４実施例を説明するための断面図である。
【図２３】 本発明による半導体装置のキャパシタ製造
方法の第５実施例を説明するための断面図である。
方法の第５実施例を説明するための断面図である。
【図２４】 本発明による半導体装置のキャパシタ製造
方法の第５実施例を説明するための断面図である。
方法の第５実施例を説明するための断面図である。
【図２５】 本発明による半導体装置のキャパシタ製造
方法の第５実施例を説明するための断面図である。
方法の第５実施例を説明するための断面図である。
【図２６】 本発明による半導体装置のキャパシタ製造
方法の第５実施例を説明するための断面図である。
方法の第５実施例を説明するための断面図である。
【図２７】 本発明による半導体装置のキャパシタ製造
方法により製造されたキャパシタを含む各種の半導体装
置の実施例を示した断面図である。
方法により製造されたキャパシタを含む各種の半導体装
置の実施例を示した断面図である。
【図２８】 本発明による半導体装置のキャパシタ製造
方法により製造されたキャパシタを含む各種の半導体装
置の実施例を示した断面図である。
方法により製造されたキャパシタを含む各種の半導体装
置の実施例を示した断面図である。
【図２９】 本発明による半導体装置のキャパシタ製造
方法により製造されたキャパシタを含む各種の半導体装
置の実施例を示した断面図である。
方法により製造されたキャパシタを含む各種の半導体装
置の実施例を示した断面図である。
【図３０】 本発明による半導体装置のキャパシタ製造
方法により製造されたキャパシタを含む各種の半導体装
置の実施例を示した断面図である。
方法により製造されたキャパシタを含む各種の半導体装
置の実施例を示した断面図である。
１ 微細トレンチ １０ 半導体基板 １１ 微細柱 ２３ ゲート電極 ５０ 多結晶層 ５２ 酸化膜 ８０ 粗面化された多結晶層 ９０ 食刻マスク層 ９１ａ エピタキシャルマスク ９５ エピタキシャルグレーン
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 １９９２−０２１２３１ (32)優先日 1992年11月12日 (33)優先権主張国 韓国（ＫＲ） (72)発明者 崔 永 帝 大韓民國京畿道龍仁郡器興邑農書里山24番 地 (72)発明者 尹 宙 永 大韓民國 キュンキド エウイワン市 ナ イソンドン 630，ハンシンビラ 103− 102,
Claims (19)
- 【請求項１】 第１電極、誘電体膜及び第２電極からな
る半導体装置のキャパシタを製造する方法において、 前記第１電極を形成するための工程は、半導体基板上
に、その内部に不純物が含まれるよう微細構造のグレー
ンからなる多結晶層を形成する段階と、 不純物の含まれている前記多結晶層に食刻工程を施して
そのグレーン境界部分を削り出すことにより、多結晶層
の表面を粗面化する段階を含むことを特徴とする半導体
装置のキャパシタ製造方法。 - 【請求項２】 前記多結晶層を形成する段階後、前記多
結晶層をパターニングする段階を追加することを特徴と
する請求項１項記載の半導体装置のキャパシタ製造方
法。 - 【請求項３】 多結晶層の表面を粗面化する段階前に、
結果物の全面に酸化膜を形成する段階と、前記酸化膜を
除去する段階を追加することを特徴とする請求項１項記
載の半導体装置のキャパシタ製造方法。 - 【請求項４】 多結晶の表面を粗面化する段階後、結果
物の全面に酸化膜を形成する段階と、前記酸化膜を除去
する段階を追加することを特徴とする請求項１項記載の
半導体装置のキャパシタ製造方法。 - 【請求項５】 多結晶の表面を粗面化する段階後前記酸
化膜を形成し、前記酸化膜の形成されている結果物の全
面に前記酸化膜を食刻対象とした異方性食刻工程を施し
て多結晶層を構成するグレーン間にのみ前記酸化膜を残
すことにより酸化膜からなったマスクを形成する段階
と、 前記酸化膜からなった食刻マスクを食刻に対するマスク
として用いて粗面化された前記多結晶層を所定深さで異
方性食刻することにより多結晶層に微細トレンチを形成
する段階を追加することを特徴とする請求項４項記載の
半導体装置のキャパシタ製造方法。 - 【請求項６】 前記所定深さは前記多結晶層の厚さと等
しいか小さいことを特徴とする請求項５項記載の半導体
装置のキャパシタ製造方法。 - 【請求項７】 多結晶層の表面を粗面化する段階後に前
記酸化膜を形成し、前記酸化膜の形成されている結果物
の全面に前記酸化物を食刻対象とした異方性食刻を施し
て多結晶層を構成するグレーン間にのみ前記酸化膜を残
すことにより酸化膜からなったエピタキシャルマスクを
形成する段階と、 前記酸化膜からなったマスクを用いて粗面化された前記
多結晶層の露出された部分にエピタキシャルシリコング
レーンを成長させる段階を追加することを特徴とする請
求項４項記載の半導体装置のキャパシタ製造方法。 - 【請求項８】 前記不純物は多結晶層を蒸着するとき、
またはその後にドープされることを特徴とする請求項１
項記載の半導体装置のキャパシタ製造方法。 - 【請求項９】 前記多結晶層の表面を粗面化する段階
後、結果物全面に前記不純物を再ドープすることを特徴
とする請求項８項記載の半導体装置のキャパシタ製造方
法。 - 【請求項１０】 前記多結晶のグレーン境界部分を削り
出すことにより多結晶層の表面を粗面化する段階は、前
記不純物の食刻に容易な食刻溶液をもって進行すること
を特徴とする請求項１項記載の半導体装置のキャパシタ
製造方法。 - 【請求項１１】 前記不純物として燐イオンを用い、前
記食刻溶液として燐酸を用いることを特徴とする請求項
１０項記載の半導体装置のキャパシタ製造方法。 - 【請求項１２】 前記酸化膜は化学気相蒸着法や熱酸化
法により形成されることを特徴とする請求項３項記載の
半導体装置のキャパシタ製造方法。 - 【請求項１３】 前記多結晶層としては多結晶シリコン
膜、非晶質シリコン膜または半球形のグレーンを有する
多結晶シリコン層を用いることを特徴とする請求項１項
記載の半導体装置のキャパシタ製造方法。 - 【請求項１４】 前記多結晶を粗面化する前記キャパシ
タ製造方法は，スタック形、トレンチ形及びスタック−
トレンチ形構造に適用されることを特徴とする請求項１
項記載の半導体装置のキャパシタ製造方法。 - 【請求項１５】 前記多結晶層をパターニングする前記
段階前に、前記半導体基板の全面にシリコン窒化膜及び
高温酸化膜を積層する段階を追加し、第１電極を完成し
てから前記高温酸化膜の一部分を取り出す段階を追加す
ることを特徴とする請求項１項記載の半導体装置のキャ
パシタ製造方法。 - 【請求項１６】 第１電極、誘電体膜及び第２電極から
なる半導体装置のキャパシタを製造する方法において、 前記第１電極を形成するための工程は、半導体基板上に
表面が粗面化された多結晶層を形成する段階と、 前記多結晶層上に酸化膜を形成し、前記酸化膜が形成さ
れている結果物の全面に前記酸化膜を食刻対象とした異
方性食刻を施して多結晶層を構成するグレーン間にのみ
前記酸化膜を残すことにより酸化物からなった食刻マス
クを形成する段階と、 前記酸化膜からなった食刻マスクを用いて粗面化された
前記多結晶層を所定深さで異方性食刻することにより、
多結晶層に微細トレンチを形成する段階を含むことを特
徴とする半導体装置のキャパシタ製造方法。 - 【請求項１７】 前記所定深さは前記多結晶層の厚さと
等しいか小さいことを特徴とする請求項１６項記載の半
導体装置のキャパシタ製造方法。 - 【請求項１８】 第１電極、誘電体膜及び第２電極から
なる半導体装置のキャパシタを製造する方法において、 前記第１電極を形成するための工程は、半導体基板上に
表面が粗面化された多結晶層を形成する段階と、 前記多結晶層上に酸化膜を形成し、前記酸化膜が形成さ
れている結果物全面に前記酸化膜を食刻対象とした異方
性食刻を施して多結晶層を構成するグレーン問にのみ前
記酸化膜を残すことにより酸化物からなった前記エピタ
キシャルマスクを形成する段階と、 前記エピタキシャルマスクを用いて粗面化された前記多
結晶層の露出された部分にエピタキシャルグレーンを成
長させる段階を含むことを特徴とする半導体装置のキャ
パシタ製造方法。 - 【請求項１９】 前記エピタキシャルグレーン成長段階
は担体ガスとして水素ガスを用い、ソースとしてＳｉＨ
2 Ｃｌ2 ＋ＨＣｌ系を用いて施すことを特徴とする請求
項１８項記載の半導体装置のキャパシタ製造方法。
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