KR100316027B1 - 반도체 소자의 전하저장 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 제조기술에 관한 것으로, 특히 고유전물질을 유전체막으로 사용하는 고집적 메모리 소자 캐패시터의 전하저장 전극 형성방법에 관한 것이다. 이를 위한 본 발명은 레이아웃 면적의 확대나 3차원 구조의 적용없이 전하 저장 전극의 표면적을 증대시킬 수 있는 전하저장 전극 형성방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정이 진행된 반도체 기판 상부에 제1루테늄막을 형성하는 제1 단계; 및 열화합물 기상 증착법을 사용하여 상기 제1루테늄막 표면을 따라 반구형 그레인 형태의 제2루테늄막을 형성하는 제2 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 제조기술에 관한 것으로, 특히 고유전물질을 유전체막으로 사용하는 고집적 메모리 소자 캐패시터의 전하저장 전극 형성방법에 관한 것이다.
현재 반도체 메모리 소자는 크게 RAM(Random Access Memory)과 ROM(Read only Memory)로 구분할 수가 있다. 특히, RAM은 다시 다이나믹램(Dynamic RAM, 이하, DRAM이라 칭함)과 스태틱램(Static RAM)으로 나뉘지며, 이 중에서도 DRAM은 1개의 트랜지스터(transister)와 1개의 캐패시터로 1개의 단위셀(unit cell)이 구성되어 집적도에서 가장 유리하기 때문에 메모리 시장을 주도하고 있다.
한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256M이나 1G급 DRAM이 양산단계에 근접하고 있다.
이와 같이 DRAM의 집적도가 높아질수록 메모리 셀의 면적은 256M DRAM의 경우 0.5㎛2, 셀의 기본구성요소 중의 하나인 캐패시터의 면적은 0.3㎛2이하로 작아져야 한다. 이러한 이유로 256M DRAM 이상에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다.
즉, 64M DRAM에서 지금까지 사용되어 온 유전재료인 SiO2/Si3N4등을 사용하여 캐패시터를 제조할 경우 필요한 캐패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 캐패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다.
이러한 이유로 캐패시턴스의 확보를 위해 그 표면적을 늘리는 방안이 제시되고 지금까지 이에 대한 연구가 계속되고 있다. 캐패시터의 전하저장 전극 표면적을증가시키기 위해서 3차원 구조의 스택 캐패시터 구조 또는 트렌치형 캐패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러가지 기술이 제안된 바가 있다.
그러나, 256M DRAM 이상의 소자에서는 기존의 ONO(Oxide Nitride Oxide)재료의 유전물질로는 캐패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 표면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 문제점을 수반하게 된다.
이와 같은 문제점을 해결하기 위해서, 유전물질로써 종래 ONO재료의 유전물질에 비해 보다 높은 유전상수를 갖는 탄탈륨 산화막(Ta2O5, r=24 ~ 26)을 캐패시터의 유전체막으로 채용하게 되었다.
그러나, Ta2O5물질을 유전체막으로 사용할 경우에는 적절한 전극물질의 선택 및 전극재료와의 계면 안정성에 따른 문제점이 고려되어야 한다. 예를 들어, 폴리실리콘을 전극물질로 사용하게 되면, 폴리실리콘이 Ta2O5와 반응하여 유전상수가 낮은 SiO2를 형성하기 때문에 전체적인 캐패시턴스가 낮아지는 문제점이 발생하게 된다.
따라서, Ta2O5라는 고유전 물질을 사용한 캐패시터라 할지라도 종래의 단순 스택(stack)구조 캐패시터로는 캐패시턴스의 용량증가 한계에 직면하게 되었다.
이를 보완하기 위하여 고유전 물질을 사용한 캐패시터에서도 3차원 구조의 스토리지 노드를 갖는 캐패시터가 제안되고 있으나, 이는 공정제어의 어려움 및 공정마진이 작은 문제점이 있다.
한편, 이와 같은 캐패시턴스 확보에 관한 문제점은 (Sr,Bi)Ta2O9(이하, SBT라 약칭함), Pb(ZrxTix-1)O3(이하, PZT라 약칭함)등의 강유전 물질을 유전체막으로 사용하는 강유전체 캐패시터에서도 유발될 수 있다.
본 발명은 레이아웃 면적의 확대나 3차원 구조의 적용없이 전하 저장 전극의 표면적을 증대시킬 수 있는 전하저장 전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 열화합물 증기 증착법을 이용한 전하저장 전극 형성 공정도.
도2는 본 발명의 일실시예에 따라 형성된 전하저장 전극의 표면을 찍은 주사전자현미경 사진.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 열화합물 증기 증착법을 이용한 전하저장 전극 형성 공정도.
*도면의 주요 부분에 대한 부호의 간단한 설명
10 : 하부층 11 : 접합
12 : 층간절연막 13 : 제1루테늄막
14 : 제2루테늄막
상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정이 진행된 반도체 기판 상부에 제1루테늄막을 형성하는 제1 단계; 및 열화합물 기상 증착법을 사용하여 상기 제1루테늄막 표면을 따라 반구형 그레인 형태의 제2루테늄막을 형성하는 제2 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 열화합물 증기 증착(Thermal Chemical Vapor Deposition)법을 이용한 전하저장 전극 형성 공정도이다.
본 실시예는 먼저, 도 1a에 도시된 바와 같이 트랜지스터 및 소정의 하부공정(도시되지 않음)이 진행된 하부층(10) 상부에 층간절연막(12)을 형성하고, 이를 선택식각하여 트랜지스터의 접합(11)을 노출시키는 전하저장 전극용 콘택홀을 형성한다. 계속하여, 전체 구조 표면을 따라 전하저장 전극 형성을 위한 제1루테늄(Ru)막(13)을 형성한다. 이때, 제1루테늄막(35)의 형성은 스퍼터링(sputtering)법 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)법을 이용하여 표면이 평탄하게 되도록 형성한다.
다음으로, 도 1b에 도시된 바와 같이 제1루테늄막(13) 상부에 열화합물 증기 증착법을 이용하여 표면 거칠기가 큰 제2루테늄막(14)을 형성한다. 이때, 열화합물 기상 증착 조건을 살펴보면, 증착 시 가스로는 Ru(C5H5)2/ O2가스를 사용하고, 200 ~ 400℃ 정도의 온도를 유지하며, 압력은 40 ~ 200mT 정도로 유지한다.
여기서, 상기와 같은 조건의 열화합물 증기 증착법을 사용하여 제2루테늄막(14)을 형성할 경우 제2루테늄막(14)의 표면 거칠기가 크게 형성되는 현상은, 제2루테늄막(14)의 증착온도가 200 ~ 400℃ 정도의 저온이므로 증착 초기에 핵 생성이 억제되어 결정립 크기가 큰데 그 이유가 있다. 이때, 증착온도와 O2가스 유량과 같은 공정조건의 조절에 따라 제2루테늄막(14)에 포함되는 산소의 양과 표면 거칠기 등이 결정된다.
이와 같이, 형성된 제2루테늄막(14)은 캐패시터의 전하저장 전극 표면적 증가 목적으로 통상적으로 사용하는 반구형 폴리실리콘 그레인(hemi-sphericalsilicon grain, HSG)을 적용하였을 때와 마찬가지로 제2루테늄막(14)의 표면이 반구형 입자 형태로 형성되므로 표면적이 증대되게 된다.
도2는 본 발명의 일실시예에 따라 형성된 전하저장 전극의 표면, 즉 제2루테늄막(14)의 표면을 찍은 주사전자현미경(Scanning Eletron Microscope, SEM) 사진으로, 제2루테늄막(14)의 표면이 거칠게 형성되었음을 알 수가 있다.
한편, 도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 열화합물 증기 증착(Thermal Chemical Vapor Deposition)법을 이용한 전하저장 전극 형성 공정도이다.
먼저, 도 3a에 도시된 바와 같이 트랜지스터 및 소정의 하부공정(도시되지 않음)이 진행된 하부층(30) 상부에 층간절연막(32)을 형성하고, 이를 선택식각하여 트랜지스터의 접합(31)을 노출시키는 전하저장 전극용 콘택홀을 형성한다. 계속하여, 전체 구조 상부에 폴리실리콘 또는 텅스텐과 같은 전도막을 형성하고, 이를 에치백하여 전하저장 전극용 콘택 플러그(33)를 형성한다. 이어서, 전하저장 전극용 콘택 플러그(33) 상부에 금속막과의 접촉에 의한 금속물질의 확산을 방지하기 위하하여 TiN막(34)을 형성한 후 전체 구조 상부에 전하저장 전극 형성을 위한 제1루테늄막(35)을 형성한다. 이때, 제1루테늄막(35)의 형성은 스퍼터링(sputtering)법 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)법을 이용하여 표면이 평탄하게 되도록 형성한다.
다음으로, 도 3b에 도시된 바와 같이 선택식각을 실시하여 전하저장 전극 패턴 형성을 위하여 제1루테늄막(35)을 패터닝한다.
계속하여, 도 3c에 도시된 바와 같이 패터닝된 제1루테늄막(35)의 노출된 표면을 따라 열화합물 증기 증착법을 적용한 표면 거칠기가 큰 제2루테늄막(36)을 형성하여 전하저장 전극 패턴 형성을 완료한다. 이때, 열화합물 기상 증착 조건을 살펴보면, 증착 시 가스로는 Ru(C5H5)2/ O2가스를 사용하고, 200 ~ 400℃ 정도의 온도를 유지하며, 압력은 40 ~ 200mT 정도로 유지한다.
이렇듯, 본 발명은 고유전 물질을 유전체막으로 사용하는 캐패시터의 전하저장 전극 형성 시 전하저장 전극 물질로 루테늄을 사용할 경우, 일차로 표면이 평탄한 루테늄막을 형성하고, 그 표면에 표면 거칠기가 매우 큰 루테늄막을 열화합물 기상 증착법을 이용하여 이차로 형성하므로써, 전하저장 전극의 표면적을 증대시킬 수가 있다. 이는 흡사, 반구형 실리콘 그레인을 성장시켜 표면적을 증가시키는 기술과 유사하며, 다만 반구형상의 표면 곡률을 열화합물 기상 증착 시 초기 핵 생성에 의해 제어하는 점이 다르다고 할 수 있다.
한편, 본 발명은 고유전 물질을 유전체막으로 사용하는 캐패시터를 일례로 들어 설명하였으나, 강유전체 캐패시터에서도 루테늄을 전하저장 전극 물질로 사용하게 되면 본 발명은 적용된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 열화합물 기상 증착법을 이용하여 전하저장 전극용 전도막으로 사용된 루테늄막의 표면 거칠기를 증대시킴으로써, 전하저장 전극의 표면적을 증가시키는 효과가 있으며, 이에 따라 충분한 캐패시턴스를 확보할 수 있는 효과가 있다.
Claims (3)
- 소정의 하부공정이 진행된 반도체 기판 상부에 제1루테늄막을 형성하는 제1 단계; 및열화합물 기상 증착법을 사용하여 상기 제1루테늄막 표면을 따라 반구형 그레인 형태의 제2루테늄막을 형성하는 제2 단계를 포함하여 이루어지는 반도체 소자의 전하저장 전극 형성 방법.
- 제1항에 있어서,상기 제2 단계는,Ru(C5H5)2/ O2가스를 사용하고, 200 ~ 400℃ 정도의 온도를 유지하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성방법.
- 제1항 또는 제2항에 있어서,상기 제2 단계는,40 ~ 200mT 정도의 압력을 유지하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100389913B1 (ko) * | 1999-12-23 | 2003-07-04 | 삼성전자주식회사 | 공정조건을 변화시키면서 화학기상 증착법으로 루테늄막을형성하는 방법 및 그에 의해 형성된 루테늄막 |
| JP4053226B2 (ja) * | 2000-10-18 | 2008-02-27 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP2002231656A (ja) * | 2001-01-31 | 2002-08-16 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| KR100425450B1 (ko) * | 2001-06-26 | 2004-03-30 | 삼성전자주식회사 | 금속-절연층-금속 캐패시터 제조 방법 |
| US20030020122A1 (en) * | 2001-07-24 | 2003-01-30 | Joo Jae Hyun | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby |
| KR100448243B1 (ko) * | 2002-01-07 | 2004-09-13 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| US6723623B1 (en) * | 2002-12-20 | 2004-04-20 | Micron Technology, Inc. | Methods of forming implant regions relative to transistor gates |
| US9386241B2 (en) * | 2003-07-02 | 2016-07-05 | Verity Instruments, Inc. | Apparatus and method for enhancing dynamic range of charge coupled device-based spectrograph |
| US20050098808A1 (en) * | 2003-11-07 | 2005-05-12 | Moon Bum-Ki | Electronic deivce and method for its fabrication |
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| JPH11121711A (ja) * | 1997-10-14 | 1999-04-30 | Mitsubishi Electric Corp | キャパシタの製造方法、半導体装置のキャパシタの製造方法および半導体装置のキャパシタ |
| JPH11220101A (ja) * | 1998-01-30 | 1999-08-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP3905977B2 (ja) * | 1998-05-22 | 2007-04-18 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH11354751A (ja) * | 1998-06-04 | 1999-12-24 | Toshiba Corp | 半導体装置，半導体装置の製造方法および半導体製造装置 |
| US6541375B1 (en) * | 1998-06-30 | 2003-04-01 | Matsushita Electric Industrial Co., Ltd. | DC sputtering process for making smooth electrodes and thin film ferroelectric capacitors having improved memory retention |
| US6281142B1 (en) * | 1999-06-04 | 2001-08-28 | Micron Technology, Inc. | Dielectric cure for reducing oxygen vacancies |
| JP2001036042A (ja) * | 1999-07-26 | 2001-02-09 | Hitachi Ltd | 誘電体素子とその製造方法及び半導体装置 |
| US6337237B1 (en) * | 1999-09-01 | 2002-01-08 | Micron Technology, Inc. | Capacitor processing method and DRAM processing method |
| US6429127B1 (en) * | 2000-06-08 | 2002-08-06 | Micron Technology, Inc. | Methods for forming rough ruthenium-containing layers and structures/methods using same |
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Cited By (1)
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|---|---|---|---|---|
| KR100431811B1 (ko) * | 2001-12-12 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
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