JPH10275902A - 半導体素子の電荷貯蔵電極形成方法及びフラッシュメモリ素子の電極形成方法 - Google Patents
半導体素子の電荷貯蔵電極形成方法及びフラッシュメモリ素子の電極形成方法Info
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- JPH10275902A JPH10275902A JP9314734A JP31473497A JPH10275902A JP H10275902 A JPH10275902 A JP H10275902A JP 9314734 A JP9314734 A JP 9314734A JP 31473497 A JP31473497 A JP 31473497A JP H10275902 A JPH10275902 A JP H10275902A
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Abstract
(57)【要約】
【課題】 本発明は半導体素子の電極形成方法を提供す
るものであり、狭いセル面積内において充分な電荷貯蔵
容量を確保することにその目的がある。 【解決手段】 電極表面にシリコンシードを形成した
後、成長させて電極表面に凹凸構造を形成することによ
って電極の表面積を増加させることができる。
るものであり、狭いセル面積内において充分な電荷貯蔵
容量を確保することにその目的がある。 【解決手段】 電極表面にシリコンシードを形成した
後、成長させて電極表面に凹凸構造を形成することによ
って電極の表面積を増加させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は狭いセル面積内にお
いて充分な電荷貯蔵容量を確保することができるように
電極の表面に凹凸構造を形成した半導体素子の電極形成
方法に関するものである。
いて充分な電荷貯蔵容量を確保することができるように
電極の表面に凹凸構造を形成した半導体素子の電極形成
方法に関するものである。
【０００２】
【従来の技術】半導体素子の高集積化につれて単位セル
（ｃｅｌｌ）の大きさが小さくなるのが一般的な傾向で
ある。ＤＲＡＭ，ＳＲＡＭ又はフラッシュメモリ等の半
導体素子が高集積化するにつれてセル動作に必要なキャ
パシタンスを確保すると同時にキャパシタが占める面積
を最小化することが最も所望されるが、この為には高度
の工程技術開発と素子の信頼性確保が優先的に解決され
なければならない問題である。
（ｃｅｌｌ）の大きさが小さくなるのが一般的な傾向で
ある。ＤＲＡＭ，ＳＲＡＭ又はフラッシュメモリ等の半
導体素子が高集積化するにつれてセル動作に必要なキャ
パシタンスを確保すると同時にキャパシタが占める面積
を最小化することが最も所望されるが、この為には高度
の工程技術開発と素子の信頼性確保が優先的に解決され
なければならない問題である。
【０００３】素子動作に必要な静電容量は若干づつ増加
するのが一般的な傾向である。ＤＲＡＭをはじめとする
ＳＲＡＭまたはフラッシュメモリ等の半導体素子が高集
積化するにつれて急激に減少するセル面積上に一定量以
上のキャパシタンスを確保しなければならない難しさが
ある。
するのが一般的な傾向である。ＤＲＡＭをはじめとする
ＳＲＡＭまたはフラッシュメモリ等の半導体素子が高集
積化するにつれて急激に減少するセル面積上に一定量以
上のキャパシタンスを確保しなければならない難しさが
ある。
【０００４】このためセル動作に必要とするキャパシタ
ンスをそのまま維持しながらそのキャパシタンスが占め
るチップ上の面積を最小化するための一定水準以上の電
荷保全容量確保のため高度の工程技術開発とともに素子
の信頼性確保は現在ＤＲＡＭを初めとするフラッシュメ
モリ等の半導体素子が解決しなければならない最も大き
な問題点として台頭している。
ンスをそのまま維持しながらそのキャパシタンスが占め
るチップ上の面積を最小化するための一定水準以上の電
荷保全容量確保のため高度の工程技術開発とともに素子
の信頼性確保は現在ＤＲＡＭを初めとするフラッシュメ
モリ等の半導体素子が解決しなければならない最も大き
な問題点として台頭している。
【０００５】キャパシタの静電容量とその他条件との関
係は次の通りである。
係は次の通りである。
【０００６】
【数１】
【０００７】
【発明が解決しようとする課題】上記「数１式」で得ら
れるキャパシタの静電容量を増加させる方法及びこの問
題点を説明する。
れるキャパシタの静電容量を増加させる方法及びこの問
題点を説明する。
【０００８】まず、誘電常数が高い物質を用いるもので
ある。しかし、誘電常数が高い物質にキャパシタの誘電
体膜を形成する場合キャパシタ内の漏洩電流（Ｌｅａｋ
ａｇｅ Ｃｕｒｒｅｎｔ）が大きいという点と物質の生
成を調節することが難しいという短所がある。
ある。しかし、誘電常数が高い物質にキャパシタの誘電
体膜を形成する場合キャパシタ内の漏洩電流（Ｌｅａｋ
ａｇｅ Ｃｕｒｒｅｎｔ）が大きいという点と物質の生
成を調節することが難しいという短所がある。
【０００９】次に、誘電体膜の厚さを低下することであ
る。しかし、現在用いられている誘電体膜は略４０Å以
下において漏洩電流が非常に大きく、たやすくブレーク
ダウン（Ｂｒｅａｋ Ｄｏｗｎ）されるため安定的に静
電容量を維持するには困難が伴う。
る。しかし、現在用いられている誘電体膜は略４０Å以
下において漏洩電流が非常に大きく、たやすくブレーク
ダウン（Ｂｒｅａｋ Ｄｏｗｎ）されるため安定的に静
電容量を維持するには困難が伴う。
【００１０】最後にキャパシタの表面積を増加させる方
法がある。キャパシタをなす電極の表面積を増やすため
電荷貯蔵電極の構造を３次元化する方法があるが、これ
は周辺素子との段差を増加させる原因になり、また形成
方法も複雑で素子の収率を低下する。
法がある。キャパシタをなす電極の表面積を増やすため
電荷貯蔵電極の構造を３次元化する方法があるが、これ
は周辺素子との段差を増加させる原因になり、また形成
方法も複雑で素子の収率を低下する。
【００１１】更に誘電率が高い物質（Ｈｉｇｈ Ｄｉｅ
ｌｅｃｔｒｉｃ）を用いる方法があるが誘電率が高い物
質を素子に適用するまでには解決しなければならない問
題が多く残っている。上記の問題点を解決するための別
の方法で電荷貯蔵電極をなすポリシリコン層の微細構造
（Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅ）を制御して凹凸構造
を有する半球形ポリシリコン層を形成する方法が提示さ
れてきた。
ｌｅｃｔｒｉｃ）を用いる方法があるが誘電率が高い物
質を素子に適用するまでには解決しなければならない問
題が多く残っている。上記の問題点を解決するための別
の方法で電荷貯蔵電極をなすポリシリコン層の微細構造
（Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅ）を制御して凹凸構造
を有する半球形ポリシリコン層を形成する方法が提示さ
れてきた。
【００１２】しかし、凹凸構造を有する半球形ポリシリ
コン層を形成するためには半球形多結晶シリコン層を蒸
着させた後ＰＯＣｌ３を用いたドーピング工程及びセル
間隔離のためのエッチバック（Ｅｔｃｈ Ｂａｃｋ）工
程をしなければならない等の複雑な問題がある。
コン層を形成するためには半球形多結晶シリコン層を蒸
着させた後ＰＯＣｌ３を用いたドーピング工程及びセル
間隔離のためのエッチバック（Ｅｔｃｈ Ｂａｃｋ）工
程をしなければならない等の複雑な問題がある。
【００１３】したがって、本発明は狭いセル面積内にお
いて充分な電荷貯蔵容量を確保することができる電極上
にシリコンシード（Ｓｉ Ｓｅｅｄ）を形成した後、成
長させて電極上に凹凸構造を形成することにより電極表
面積を増加させることができる半導体素子の電荷貯蔵電
極形成方法及びフラッシュメモリ素子の電極形成方法を
提供することにその目的がある。
いて充分な電荷貯蔵容量を確保することができる電極上
にシリコンシード（Ｓｉ Ｓｅｅｄ）を形成した後、成
長させて電極上に凹凸構造を形成することにより電極表
面積を増加させることができる半導体素子の電荷貯蔵電
極形成方法及びフラッシュメモリ素子の電極形成方法を
提供することにその目的がある。
【００１４】
【課題を解決するための手段】上述した目的を実現する
ための第１の発明の半導体素子の電荷貯蔵電極形成方法
は、シリコン基板上に形成された絶縁膜を蝕刻してコン
タクトホールを形成する段階と、コンタクトホール及び
絶縁膜を包含した全体構造上部に非晶質シリコン層を形
成した後、パターニングして電荷貯蔵電極を形成する段
階と、前記電荷貯蔵電極表面に形成された自然酸化膜を
除去する段階と、前記電荷貯蔵電極表面にシリコンシー
ドを選択的に形成する段階と、熱処理工程を実施して前
記シリコンシードを成長させ、前記電荷貯蔵電極表面に
半球形凹凸構造を形成する段階とによってなる。
ための第１の発明の半導体素子の電荷貯蔵電極形成方法
は、シリコン基板上に形成された絶縁膜を蝕刻してコン
タクトホールを形成する段階と、コンタクトホール及び
絶縁膜を包含した全体構造上部に非晶質シリコン層を形
成した後、パターニングして電荷貯蔵電極を形成する段
階と、前記電荷貯蔵電極表面に形成された自然酸化膜を
除去する段階と、前記電荷貯蔵電極表面にシリコンシー
ドを選択的に形成する段階と、熱処理工程を実施して前
記シリコンシードを成長させ、前記電荷貯蔵電極表面に
半球形凹凸構造を形成する段階とによってなる。
【００１５】上述した目的を実現するための第２の発明
の半導体素子の電荷貯蔵電極形成方法は、シリコン基板
上に形成された絶縁膜を蝕刻してコンタクトホールを形
成する段階と、絶縁膜及びコンタクトホールを包含した
全体構造上部に非晶質シリコン層を形成する段階と、前
記非晶質シリコン層表面に形成された自然酸化膜を除去
する段階と、前記非晶質シリコン層表面にシリコンシー
ドを選択的に形成する段階と、熱処理工程を実施して前
記シリコンシードを成長させ、前記非晶質シリコン層面
に半球形凹凸構造を形成する段階と、前記非晶質シリコ
ン層をパターニングして電荷貯蔵電極を形成する段階と
によってなる。
の半導体素子の電荷貯蔵電極形成方法は、シリコン基板
上に形成された絶縁膜を蝕刻してコンタクトホールを形
成する段階と、絶縁膜及びコンタクトホールを包含した
全体構造上部に非晶質シリコン層を形成する段階と、前
記非晶質シリコン層表面に形成された自然酸化膜を除去
する段階と、前記非晶質シリコン層表面にシリコンシー
ドを選択的に形成する段階と、熱処理工程を実施して前
記シリコンシードを成長させ、前記非晶質シリコン層面
に半球形凹凸構造を形成する段階と、前記非晶質シリコ
ン層をパターニングして電荷貯蔵電極を形成する段階と
によってなる。
【００１６】上述した目的を実現するための本発明によ
るフラッシュメモリ素子の電極形成方法は、シリコン基
板上に酸化膜を形成した後、非晶質シリコン層を形成す
る段階と、前記非晶質シリコン層表面に形成された自然
酸化膜を除去する段階と、前記非晶質電極シリコン層表
面にシリコンシードを選択的に形成する段階と、熱処理
工程を実施して前記シリコンシードを成長させ、前記非
晶質シリコン層表面に半球形凹凸構造を形成する段階
と、前記非晶質シリコン層表面に誘電体膜及びポリシリ
コン層を順次に形成した後、パターニングしてフローテ
ィングゲート及びコントロールゲートからなるゲート電
極を形成する段階とによってなることを特徴とする。
るフラッシュメモリ素子の電極形成方法は、シリコン基
板上に酸化膜を形成した後、非晶質シリコン層を形成す
る段階と、前記非晶質シリコン層表面に形成された自然
酸化膜を除去する段階と、前記非晶質電極シリコン層表
面にシリコンシードを選択的に形成する段階と、熱処理
工程を実施して前記シリコンシードを成長させ、前記非
晶質シリコン層表面に半球形凹凸構造を形成する段階
と、前記非晶質シリコン層表面に誘電体膜及びポリシリ
コン層を順次に形成した後、パターニングしてフローテ
ィングゲート及びコントロールゲートからなるゲート電
極を形成する段階とによってなることを特徴とする。
【００１７】
【発明の実施の形態】以下に、本発明の電極形成方法を
添付した図面を参照して詳細に説明すると次のとおりで
ある。
添付した図面を参照して詳細に説明すると次のとおりで
ある。
【００１８】図１（ａ）乃至図１（ｅ）は本発明の第１
実施例による半導体素子の電荷貯蔵電極形成方法を説明
するための素子の断面図である。図１（ａ）は接合領域
２が形成されたシリコン基板１の上部面に絶縁膜３を形
成した後、接合領域２が露出するように絶縁膜３を蝕刻
してコンタクトホール10を形成した状態を図示した。
実施例による半導体素子の電荷貯蔵電極形成方法を説明
するための素子の断面図である。図１（ａ）は接合領域
２が形成されたシリコン基板１の上部面に絶縁膜３を形
成した後、接合領域２が露出するように絶縁膜３を蝕刻
してコンタクトホール10を形成した状態を図示した。
【００１９】図１（ｂ）は全体構造上部にＳｉ2 Ｈ6 ガ
ス、ＳｉＨ4 ガス、Ｓｉ2 Ｈ6 ＋ＰＨ3 ガス、ＳｉＨ4
＋ＰＨ3 ガス、Ｓｉ2 Ｈ6 ＋ＡｓＨ3 ガス、ＳｉＨ4 ＋
ＡｓＨ3 ガスのうち少なくとも一つの工程ガスを用いて
ドープド（ｄｏｐｅｄ）またはアンドープド（ｕｎｄｏ
ｐｅｄ）非晶質（ａｍｏｒｐｈｏｕｓ）シリコン層を形
成した状態を示す。その後、シリコン層をパターニング
して電荷貯蔵電極４を形成する。
ス、ＳｉＨ4 ガス、Ｓｉ2 Ｈ6 ＋ＰＨ3 ガス、ＳｉＨ4
＋ＰＨ3 ガス、Ｓｉ2 Ｈ6 ＋ＡｓＨ3 ガス、ＳｉＨ4 ＋
ＡｓＨ3 ガスのうち少なくとも一つの工程ガスを用いて
ドープド（ｄｏｐｅｄ）またはアンドープド（ｕｎｄｏ
ｐｅｄ）非晶質（ａｍｏｒｐｈｏｕｓ）シリコン層を形
成した状態を示す。その後、シリコン層をパターニング
して電荷貯蔵電極４を形成する。
【００２０】図１（ｃ）は電荷貯蔵電極４の表面に形成
された自然酸化膜（図示されていない）を洗浄工程によ
って除去した状態を図示した。上記洗浄工程によっては
自然酸化膜と絶縁膜３が３：１乃至５：１の蝕刻比率で
除去される。
された自然酸化膜（図示されていない）を洗浄工程によ
って除去した状態を図示した。上記洗浄工程によっては
自然酸化膜と絶縁膜３が３：１乃至５：１の蝕刻比率で
除去される。
【００２１】例えば、自然酸化膜を除去するためにはＨ
Ｆ＋Ｈ2 ＯガスまたはＨＦ＋ＣＨ3ＯＨガスの混合ガス
を用いた乾式蝕刻工程によってガス位相酸化蝕刻（Ｇａ
ｓＰｈａｓｅ Ｏｘｉｄｅ Ｅｔｃｈｉｎｇ）を実施す
ることができ、更にＨＦまたはＢＯＥ液を用いた湿式蝕
刻工程を実施することもできる。上記洗浄工程を実施す
ると電荷貯蔵電極４の表面に水素（Ｈ）が化学結合手
（ＤａｎｇｌｉｎｇＢｏｎｄ）形態に結合される。
Ｆ＋Ｈ2 ＯガスまたはＨＦ＋ＣＨ3ＯＨガスの混合ガス
を用いた乾式蝕刻工程によってガス位相酸化蝕刻（Ｇａ
ｓＰｈａｓｅ Ｏｘｉｄｅ Ｅｔｃｈｉｎｇ）を実施す
ることができ、更にＨＦまたはＢＯＥ液を用いた湿式蝕
刻工程を実施することもできる。上記洗浄工程を実施す
ると電荷貯蔵電極４の表面に水素（Ｈ）が化学結合手
（ＤａｎｇｌｉｎｇＢｏｎｄ）形態に結合される。
【００２２】図１（ｄ）は電荷貯蔵電極４の表面にシリ
コンシード５が選択的に形成された素子の断面図であ
る。シリコンシード５の形成工程は１０Ｅ−９乃至１０
Ｅ−５Ｔｏｒｒの圧力及び５００乃至７５０℃温度条件
の下でＳｉ2 Ｈ6 又はＳｉＨ4ガスが１０乃至６０ｓｃ
ｃｍで供給される反応炉内で進行する。
コンシード５が選択的に形成された素子の断面図であ
る。シリコンシード５の形成工程は１０Ｅ−９乃至１０
Ｅ−５Ｔｏｒｒの圧力及び５００乃至７５０℃温度条件
の下でＳｉ2 Ｈ6 又はＳｉＨ4ガスが１０乃至６０ｓｃ
ｃｍで供給される反応炉内で進行する。
【００２３】上記条件の下で工程を進行することにより
シリコンシード５は露出された絶縁膜３の表面には形成
されず電荷貯蔵電極４の表面にのみ半球形に形成され
る。
シリコンシード５は露出された絶縁膜３の表面には形成
されず電荷貯蔵電極４の表面にのみ半球形に形成され
る。
【００２４】図１（ｅ）はシリコン基板１の全体上部面
に熱処理工程を実施して表面に凹凸半球形構造を有する
電極4Aを形成した状態を図示する。前記熱処理工程は１
０Ｅ−９乃至１０Ｅ−６の圧力及び５００乃至８００℃
の温度条件下で実施される。
に熱処理工程を実施して表面に凹凸半球形構造を有する
電極4Aを形成した状態を図示する。前記熱処理工程は１
０Ｅ−９乃至１０Ｅ−６の圧力及び５００乃至８００℃
の温度条件下で実施される。
【００２５】このとき、非晶質シリコン層からなる電荷
貯蔵電極４の母体から供給されるシリコン原子（Ｓｉ）
によってシリコンシード５が半球形態のシリコン結晶に
成長することによって電荷貯蔵電極４を表面に半球形凹
凸構造を有する電極4Aに変化させる。
貯蔵電極４の母体から供給されるシリコン原子（Ｓｉ）
によってシリコンシード５が半球形態のシリコン結晶に
成長することによって電荷貯蔵電極４を表面に半球形凹
凸構造を有する電極4Aに変化させる。
【００２６】表面に半球形凹凸構造を有する電荷貯蔵電
極4A上部に後続工程によって誘電体膜及び上部電極を順
次に形成する。
極4A上部に後続工程によって誘電体膜及び上部電極を順
次に形成する。
【００２７】表面に半球形凹凸構造を有する電荷貯蔵電
極4AはＤＲＡＭ及びＳＲＡＭのキャパシタに適用され、
特に，ＳＲＡＭの場合α−パーチクル（α−ｐａｒｔｉ
ｃｌｅ）によって発生する電荷貯蔵電極に貯蔵された容
量の損失を防止することができる。
極4AはＤＲＡＭ及びＳＲＡＭのキャパシタに適用され、
特に，ＳＲＡＭの場合α−パーチクル（α−ｐａｒｔｉ
ｃｌｅ）によって発生する電荷貯蔵電極に貯蔵された容
量の損失を防止することができる。
【００２８】図２（ａ）乃至図２（ｆ）は本発明の第２
実施例による半導体素子の電荷貯蔵電極形成方法を説明
するための素子の断面図である。
実施例による半導体素子の電荷貯蔵電極形成方法を説明
するための素子の断面図である。
【００２９】図２（ａ）は接合領域12が形成されたシリ
コン基板11の全体上部面に絶縁膜13を形成した後、接合
領域12が露出するように絶縁膜13を蝕刻してコンタクト
ホール20を形成した状態を図示した。
コン基板11の全体上部面に絶縁膜13を形成した後、接合
領域12が露出するように絶縁膜13を蝕刻してコンタクト
ホール20を形成した状態を図示した。
【００３０】図２（ｂ）はシリコン基板11の全体上部面
にシリコン層からなる電荷貯蔵電極14を形成した状態を
図示した。電荷貯蔵電極14はドープド又はアンドープド
非晶質シリコンからなり、Ｓｉ2 Ｈ6 ガス、ＳｉＨ4 ガ
ス、Ｓｉ2 Ｈ6 ＋ＰＨ3 ガス、ＳｉＨ4 ＋ＰＨ3 ガス、
Ｓｉ2 Ｈ6 ＋ＡｓＨ3 ガス、ＳｉＨ4 ＋ＡｓＨ3 ガスの
うち少なくとも一つの工程ガスを用いて形成される。
にシリコン層からなる電荷貯蔵電極14を形成した状態を
図示した。電荷貯蔵電極14はドープド又はアンドープド
非晶質シリコンからなり、Ｓｉ2 Ｈ6 ガス、ＳｉＨ4 ガ
ス、Ｓｉ2 Ｈ6 ＋ＰＨ3 ガス、ＳｉＨ4 ＋ＰＨ3 ガス、
Ｓｉ2 Ｈ6 ＋ＡｓＨ3 ガス、ＳｉＨ4 ＋ＡｓＨ3 ガスの
うち少なくとも一つの工程ガスを用いて形成される。
【００３１】図２（ｃ）は電荷貯蔵電極14の表面に形成
された自然酸化膜（図示されていない）を洗浄工程によ
って除去した状態を図示した。洗浄工程は、例えば、Ｈ
Ｆ＋Ｈ2 Ｏガス又はＨＦ＋ＣＨ3 ＯＨガスを所定の比率
で混合したガスを用いた乾式蝕刻工程でガス位相酸化蝕
刻して実施するかＨＦ又はＢＯＥ液を用いた湿式蝕刻に
よって実施する。前記洗浄工程を実施すると電荷貯蔵電
極14の表面に水素（Ｈ）が化学結合手によって形成され
る。
された自然酸化膜（図示されていない）を洗浄工程によ
って除去した状態を図示した。洗浄工程は、例えば、Ｈ
Ｆ＋Ｈ2 Ｏガス又はＨＦ＋ＣＨ3 ＯＨガスを所定の比率
で混合したガスを用いた乾式蝕刻工程でガス位相酸化蝕
刻して実施するかＨＦ又はＢＯＥ液を用いた湿式蝕刻に
よって実施する。前記洗浄工程を実施すると電荷貯蔵電
極14の表面に水素（Ｈ）が化学結合手によって形成され
る。
【００３２】図２（ｄ）は電荷貯蔵電極14の表面にシリ
コンシード15が選択的に形成された素子の断面図であ
る。シリコンシード15形成工程は１０Ｅ−９乃至１０Ｅ
−５Ｔｏｒｒの圧力及び５００乃至７５０℃の温度条件
の下でＳｉ2 Ｈ6 ガス又はＳｉＨ4 ガスが１０乃至１０
０ｓｃｃｍで供給される反応炉内で進行する。
コンシード15が選択的に形成された素子の断面図であ
る。シリコンシード15形成工程は１０Ｅ−９乃至１０Ｅ
−５Ｔｏｒｒの圧力及び５００乃至７５０℃の温度条件
の下でＳｉ2 Ｈ6 ガス又はＳｉＨ4 ガスが１０乃至１０
０ｓｃｃｍで供給される反応炉内で進行する。
【００３３】図２（ｅ）はシリコン基板11の全体上部面
に熱処理工程を実施して表面に半球形凹凸構造を有する
電荷貯蔵電極14A を形成した状態を図示した。前記熱処
理工程は１０Ｅ−９乃至１０Ｅ−６の圧力及び５００乃
至８００℃の温度条件下で実施される。
に熱処理工程を実施して表面に半球形凹凸構造を有する
電荷貯蔵電極14A を形成した状態を図示した。前記熱処
理工程は１０Ｅ−９乃至１０Ｅ−６の圧力及び５００乃
至８００℃の温度条件下で実施される。
【００３４】このとき、非晶質シリコン層からなる電荷
貯蔵電極14の母体から供給されるシリコン原子（Ｓｉ）
によってシリコンシード15が半球形態のシリコン結晶に
成長されることにより電荷貯蔵電極14はその表面に半球
形凹凸構造を有する電荷貯蔵電極14A に変化する。
貯蔵電極14の母体から供給されるシリコン原子（Ｓｉ）
によってシリコンシード15が半球形態のシリコン結晶に
成長されることにより電荷貯蔵電極14はその表面に半球
形凹凸構造を有する電荷貯蔵電極14A に変化する。
【００３５】図２（ｆ）は表面に半球形凹凸構造が形成
された電荷貯蔵電極14A をパターニングした状態を図示
した。前記電荷貯蔵電極14A 上部に後続工程によって誘
電体膜及び上部電極を順次に形成することによってキャ
パシタが形成される。
された電荷貯蔵電極14A をパターニングした状態を図示
した。前記電荷貯蔵電極14A 上部に後続工程によって誘
電体膜及び上部電極を順次に形成することによってキャ
パシタが形成される。
【００３６】図３（ａ）乃至図３（ｆ）は本発明の第３
実施例によるフラッシュメモリ素子の電極形成方法を説
明するための素子の断面図である。図３（ａ）はシリコ
ン基板21上に酸化膜26を形成した後、シリコン層24A を
形成した状態を図示した。前記シリコン層24A はドープ
ド又はアンドープド非晶質シリコン層からなり、Ｓｉ 2
Ｈ6 ガス、ＳｉＨ4 ガス、Ｓｉ2 Ｈ6 ＋ＰＨ3 ガス、Ｓ
ｉＨ4 ＋ＰＨ3 ガス、Ｓｉ2 Ｈ6 ＋ＡｓＨ3 ガス、Ｓｉ
Ｈ4 ＋ＡｓＨ3 ガスのうち少なくとも一つの工程ガスを
用いて形成される。
実施例によるフラッシュメモリ素子の電極形成方法を説
明するための素子の断面図である。図３（ａ）はシリコ
ン基板21上に酸化膜26を形成した後、シリコン層24A を
形成した状態を図示した。前記シリコン層24A はドープ
ド又はアンドープド非晶質シリコン層からなり、Ｓｉ 2
Ｈ6 ガス、ＳｉＨ4 ガス、Ｓｉ2 Ｈ6 ＋ＰＨ3 ガス、Ｓ
ｉＨ4 ＋ＰＨ3 ガス、Ｓｉ2 Ｈ6 ＋ＡｓＨ3 ガス、Ｓｉ
Ｈ4 ＋ＡｓＨ3 ガスのうち少なくとも一つの工程ガスを
用いて形成される。
【００３７】図３（ｂ）は非晶質シリコン層24A の表面
に形成された自然酸化膜（図示されていない）を洗浄工
程によって除去した状態を図示した。前記洗浄工程はＨ
Ｆ＋Ｈ2 Ｏガス又はＨＦ＋ＣＨ3 ＯＨガスのような混合
したガスを用いた乾式蝕刻工程でガス位相酸化蝕刻を実
施する。更に、ＨＦ又はＢＯＥ液を用いた湿式蝕刻工程
を実施することができる。前記洗浄工程を実施するとシ
リコン層24A の表面に水素が化学結合手によって形成さ
れる。
に形成された自然酸化膜（図示されていない）を洗浄工
程によって除去した状態を図示した。前記洗浄工程はＨ
Ｆ＋Ｈ2 Ｏガス又はＨＦ＋ＣＨ3 ＯＨガスのような混合
したガスを用いた乾式蝕刻工程でガス位相酸化蝕刻を実
施する。更に、ＨＦ又はＢＯＥ液を用いた湿式蝕刻工程
を実施することができる。前記洗浄工程を実施するとシ
リコン層24A の表面に水素が化学結合手によって形成さ
れる。
【００３８】図３（ｃ）は非晶質シリコン層24A の表面
にシリコンシード25が選択的に形成された状態を図示し
た。シリコンシード25形成工程は１０Ｅ−９乃至１０Ｅ
−５Ｔｏｒｒの圧力及び５００乃至７５０℃の温度条件
の下Ｓｉ2 Ｈ6 ガス又はＳｉＨ4 ガスが１０乃至１００
ｓｃｃｍで供給される反応炉内で進行する。
にシリコンシード25が選択的に形成された状態を図示し
た。シリコンシード25形成工程は１０Ｅ−９乃至１０Ｅ
−５Ｔｏｒｒの圧力及び５００乃至７５０℃の温度条件
の下Ｓｉ2 Ｈ6 ガス又はＳｉＨ4 ガスが１０乃至１００
ｓｃｃｍで供給される反応炉内で進行する。
【００３９】図３（ｄ）はシリコン基板21の全体上部面
に熱処理工程を実施して表面に半球形凹凸構造が形成さ
れた非晶質シリコン層24B を形成した状態を図示した。
前記熱処理工程は１０Ｅ−９乃至１０Ｅ−６の圧力及び
５００乃至８００℃の温度条件下で実施される。このと
き非晶質シリコン層24B から供給されるシリコン原子
（Ｓｉ）によってシリコンシード25が半球形態のシリコ
ン結晶になることにより非晶質シリコン層は表面に半球
形凹凸構造を有するシリコン層24B に変化する。
に熱処理工程を実施して表面に半球形凹凸構造が形成さ
れた非晶質シリコン層24B を形成した状態を図示した。
前記熱処理工程は１０Ｅ−９乃至１０Ｅ−６の圧力及び
５００乃至８００℃の温度条件下で実施される。このと
き非晶質シリコン層24B から供給されるシリコン原子
（Ｓｉ）によってシリコンシード25が半球形態のシリコ
ン結晶になることにより非晶質シリコン層は表面に半球
形凹凸構造を有するシリコン層24B に変化する。
【００４０】図３（ｅ）は表面に半球形凹凸構造が形成
されたシリコン層24B 上に誘電体膜27及びポリシリコン
層28を順次に形成した状態を図示する。
されたシリコン層24B 上に誘電体膜27及びポリシリコン
層28を順次に形成した状態を図示する。
【００４１】図３（ｆ）はポリシリコン層28、誘電体膜
27及び表面に半球形凹凸構造が形成されたシリコン層24
B を自己整合蝕刻方法によってパターニングしてフロー
ティングゲート24C 及びコントロールゲート28A からな
るゲート電極を形成した状態を図示した。
27及び表面に半球形凹凸構造が形成されたシリコン層24
B を自己整合蝕刻方法によってパターニングしてフロー
ティングゲート24C 及びコントロールゲート28A からな
るゲート電極を形成した状態を図示した。
【００４２】
【発明の効果】上述したように本発明によれば狭い面積
内において充分な電荷貯蔵容量を確保することができる
ように電極表面上にシリコンシードを形成した後、成長
させて電極表面上に凹凸構造を形成することにより電極
の表面積を増加させることができる効果がある。
内において充分な電荷貯蔵容量を確保することができる
ように電極表面上にシリコンシードを形成した後、成長
させて電極表面上に凹凸構造を形成することにより電極
の表面積を増加させることができる効果がある。
【図１】（ａ）乃至（ｅ）は本発明の第１実施例による
半導体素子の電荷貯蔵電極形成方法を説明するための素
子の断面図である。
半導体素子の電荷貯蔵電極形成方法を説明するための素
子の断面図である。
【図２】（ａ）乃至（ｆ）は本発明の第２実施例による
半導体素子の電荷貯蔵電極形成方法を説明するための素
子の断面図である。
半導体素子の電荷貯蔵電極形成方法を説明するための素
子の断面図である。
【図３】（ａ）乃至（ｆ）は本発明の第３実施例による
フラッシュメモリ素子の電極形成方法を説明するための
素子の断面図である。
フラッシュメモリ素子の電極形成方法を説明するための
素子の断面図である。
１，11，21…シリコン基板 ２，12…接合領域 ３，13…絶縁膜 ４，14…電荷貯蔵電極 4A，14A …半球形構造を有する電荷貯蔵電極 ５，15，25…シリコンシード 10，20…コンタクトホール 24A …非晶質シリコン層 24B …半球形構造を有する非晶質シリコン層 24C …フローティングゲート 26…酸化膜 27…誘電体膜 28…ポリシリコン層 28A …コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 韓 一 根 大韓民国 京畿道 利川市 大月面 巳東 里441−１ 現代アパート107 棟 103 号
Claims (19)
- 【請求項１】 半導体素子の電荷貯蔵電極形成方法にお
いて、 シリコン基板上に形成された絶縁膜を蝕刻してコンタク
トホールを形成する段階と、 コンタクトホール及び絶縁膜を包含した全体構造上部に
非晶質シリコン層を形成した後、パターニングして電荷
貯蔵電極を形成する段階と、 前記電荷貯蔵電極表面に形成された自然酸化膜を除去す
る段階と、 前記電荷貯蔵電極表面にシリコンシードを選択的に形成
する段階と、 熱処理工程を実施して前記シリコンシードを成長させ、
前記電荷貯蔵電極表面に半球形凹凸構造を形成する段階
からなることを特徴とする半導体素子の電荷貯蔵電極形
成方法。 - 【請求項２】 請求項１において、 前記非晶質シリコン層はＳｉ2 Ｈ6 ガス、ＳｉＨ4 ガ
ス、Ｓｉ2 Ｈ6 ＋ＰＨ3ガス、ＳｉＨ4 ＋ＰＨ3 ガス、
Ｓｉ2 Ｈ6 ＋ＡｓＨ3 ガス、ＳｉＨ4 ＋ＡｓＨ3ガスの
うち少なくとも一つの工程ガスを使用して形成されるこ
とを特徴とする半導体素子の電荷貯蔵電極形成方法。 - 【請求項３】 請求項１において、 前記酸化膜除去段階は自然酸化膜と絶縁膜が３：１乃至
５：１の蝕刻比率に蝕刻されるように実施することを特
徴とする半導体素子の電荷貯蔵電極形成方法。 - 【請求項４】 請求項１において前記酸化膜除去段階は
ＨＦ＋Ｈ2 ＯガスまたはＨＦ＋ＣＨ3 ＯＨガスの混合し
たガスを用いた乾式蝕刻を実施することを特徴とする半
導体素子の電荷貯蔵電極形成方法。 - 【請求項５】 請求項１において、 前記酸化膜除去段階はＨＦまたはＢＯＥ液を用いた湿式
蝕刻を実施することを特徴とする半導体素子の電荷貯蔵
電極形成方法。 - 【請求項６】 請求項１において、 前記シリコンシード形成工程は１０Ｅ−９乃至１０Ｅ−
５Ｔｏｒｒの圧力及び５００乃至７５０℃温度条件の下
でＳｉＨ6 又はＳｉＨ4 ガスが１０乃至６０ｓｃｃｍで
供給される反応炉内において実施されることを特徴とす
る半導体素子の電荷貯蔵電極形成方法。 - 【請求項７】 請求項１において、 前記熱処理工程は１０Ｅ−６の圧力及び５００乃至８０
０℃温度条件で実施されることを特徴とする半導体素子
の電荷貯蔵電極形成方法。 - 【請求項８】 半導体素子の電荷貯蔵電極形成方法にお
いて、 シリコン基板上に形成された絶縁膜を蝕刻してコンタク
トホールを形成する段階と、 絶縁膜及びコンタクトホールを包含した全体構造上部に
非晶質シリコン層を形成する段階と、 前記非晶質シリコン層表面に形成された自然酸化膜を除
去する段階と、 前記非晶質シリコン層表面にシリコンシードを選択的に
形成する段階と、 熱処理工程を実施して前記シリコンシードを成長させ、
前記非晶質シリコン層表面に半球形凹凸構造を形成する
段階と前記非晶質シリコン層をパターニングして電荷貯
蔵電極を形成する段階からなることを特徴とする半導体
素子の電荷貯蔵電極形成方法。 - 【請求項９】 請求項８において、 前記非晶質シリコン層はＳｉ2 Ｈ6 ガス、ＳｉＨ4 ガ
ス、Ｓｉ2 Ｈ6 ＋ＰＨ3ガス、ＳｉＨ4 ＋ＰＨ3 ガス、
Ｓｉ2 Ｈ6 ＋ＡｓＨ3 ガス、ＳｉＨ4 ＋ＡｓＨ3ガスの
うち少なくとも一つの工程ガスを用いて形成されること
特徴とする半導体素子の電荷貯蔵電極形成方法。 - 【請求項１０】 請求項８において、 前記酸化膜除去段階はＨＦ＋Ｈ2 ＯガスまたはＨＦ＋Ｃ
Ｈ3 ＯＨガスの混合したガスを用いて乾式蝕刻を実施す
ることを特徴とする半導体素子の電荷貯蔵電極形成方
法。 - 【請求項１１】 請求項８において、 前記酸化膜除去段階はＨＦまたはＢＯＥ液を用いた湿式
蝕刻を実施することを特徴とする半導体素子の電荷貯蔵
電極形成方法。 - 【請求項１２】 請求項８において、 前記シリコンシード形成工程は１０Ｅ−９乃至１０Ｅ−
５Ｔｏｒｒの圧力及び５００乃至７５０℃温度条件の下
でＳｉＨ6 又はＳｉＨ4 ガスが１０乃至１００ｓｃｃｍ
で供給される反応炉内において実施されることを特徴と
する半導体素子の電荷貯蔵電極形成方法。 - 【請求項１３】 請求項８において、 前記熱処理工程は１０Ｅ−９乃至１０Ｅ−６の入力及び
５００乃至８００℃の温度条件下で実施されることを特
徴とする半導体素子の電荷貯蔵電極形成方法。 - 【請求項１４】 フラッシュメモリ素子の電極形成方法
において、 シリコン基板上に酸化膜を形成した後、上部に非晶質シ
リコン層を形成する段階と、 前記非晶質シリコン層表面に形成された自然酸化膜を除
去する段階と、 前記非晶質シリコン層表面にシリコンシードを選択的に
形成する段階と、 熱処理工程を実施して前記シリコン層表面に半球形凹凸
構造を形成する段階と、 前記シリコン層表面に誘電体膜及びポリシリコン層を順
次に形成する段階と、 前記ポリシリコン層、誘電体膜及びシリコン層をパター
ニングしてフローティングゲート及びコントロールゲー
トとでなるゲート電極を形成する段階からなることを特
徴とするフラッシュメモリ素子の電極形成方法。 - 【請求項１５】 請求項１４において、 前記非晶質シリコン層はＳｉ2 Ｈ6 ガス、ＳｉＨ4 ガ
ス、Ｓｉ2 Ｈ6 ＋ＰＨ3ガス、ＳｉＨ4 ＋ＰＨ3 ガス、
Ｓｉ2 Ｈ6 ＋ＡｓＨ3 ガス、ＳｉＨ4 ＋ＡｓＨ3ガスの
うち少なくとも一つの工程ガスを用いて形成されること
を特徴とするフラッシュメモリ素子の電極形成方法。 - 【請求項１６】 請求項１４において、 前記酸化膜除去段階はＨＦ及びＨ2 ＯまたはＨＦ及びＣ
Ｈ3 ＯＨの混合したガスを用いて乾式蝕刻を実施するこ
とを特徴とするフラッシュメモリ素子の電極形成方法。 - 【請求項１７】 請求項１４において、 前記酸化膜除去段階はＨＦまたはＢＯＥ液を用いた湿式
蝕刻を実施することを特徴とするフラッシュメモリ素子
の電極形成方法。 - 【請求項１８】 請求項１４において、 前記シリコンシード形成工程は１０Ｅ−９乃至１０Ｅ−
５Ｔｏｒｒの圧力及び５００乃至７５０℃温度条件の下
でＳｉＨ6 又はＳｉＨ4 ガスが１０乃至１００ｓｃｃｍ
で供給される反応炉内において実施されることを特徴と
するフラッシュメモリ素子の電極形成方法。 - 【請求項１９】 請求項１４において、 前記熱処理工程は１０Ｅ−９乃至１０Ｅ−６の圧力及び
５００乃至８００℃の温度条件下で実施されることを特
徴とするフラッシュメモリ素子の電極形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960074982A KR100246775B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 전극 형성방법 |
| KR96-74982 | 1996-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275902A true JPH10275902A (ja) | 1998-10-13 |
Family
ID=19491723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9314734A Pending JPH10275902A (ja) | 1996-12-28 | 1997-11-17 | 半導体素子の電荷貯蔵電極形成方法及びフラッシュメモリ素子の電極形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5926711A (ja) |
| JP (1) | JPH10275902A (ja) |
| KR (1) | KR100246775B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6287915B1 (en) | 1997-11-19 | 2001-09-11 | Nec Corporation | Semiconductor device and manufacturing method therefor |
| JP2002043547A (ja) * | 2000-07-28 | 2002-02-08 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
| US6368913B1 (en) | 1998-12-24 | 2002-04-09 | Nec Corporation | Method of manufacturing a semiconductor device and a semiconductor device |
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|---|---|---|---|---|
| US6194267B1 (en) * | 1997-09-30 | 2001-02-27 | Texas Instruments Incorporated | Integrated circuit having independently formed array and peripheral isolation dielectrics |
| US6238974B1 (en) * | 1997-11-08 | 2001-05-29 | United Microelectronics Corp. | Method of forming DRAM capacitors with a native oxide etch-stop |
| KR100283192B1 (ko) * | 1998-06-09 | 2001-04-02 | 윤종용 | 반구형결정가입자들을갖는캐패시터의제조방법 |
| JP3242901B2 (ja) | 1999-06-18 | 2001-12-25 | 日本エー・エス・エム株式会社 | 半導体形成方法及び装置 |
| JP3400756B2 (ja) * | 1999-09-22 | 2003-04-28 | 日本エー・エス・エム株式会社 | 半導体素子の製造方法 |
| US20040152260A1 (en) * | 2001-09-07 | 2004-08-05 | Peter Rabkin | Non-volatile memory cell with non-uniform surface floating gate and control gate |
| WO2004040150A1 (en) * | 2002-10-28 | 2004-05-13 | Newfrey Llc | Fastener for spanning a large gap |
| KR100541675B1 (ko) * | 2003-04-30 | 2006-01-11 | 주식회사 하이닉스반도체 | 유전막 형성 방법 |
| US20040241507A1 (en) * | 2003-05-30 | 2004-12-02 | Schubert Peter J. | Method and apparatus for storage of elemental hydrogen |
| KR100746623B1 (ko) * | 2006-06-29 | 2007-08-08 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼폴리게이트 형성방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597756A (en) * | 1995-06-21 | 1997-01-28 | Micron Technology, Inc. | Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack |
-
1996
- 1996-12-28 KR KR1019960074982A patent/KR100246775B1/ko not_active IP Right Cessation
-
1997
- 1997-11-17 JP JP9314734A patent/JPH10275902A/ja active Pending
- 1997-12-23 US US08/992,311 patent/US5926711A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6287915B1 (en) | 1997-11-19 | 2001-09-11 | Nec Corporation | Semiconductor device and manufacturing method therefor |
| US6368913B1 (en) | 1998-12-24 | 2002-04-09 | Nec Corporation | Method of manufacturing a semiconductor device and a semiconductor device |
| JP2002043547A (ja) * | 2000-07-28 | 2002-02-08 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5926711A (en) | 1999-07-20 |
| KR100246775B1 (ko) | 2000-03-15 |
| KR19980055746A (ko) | 1998-09-25 |
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