JP3400756B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，半導体素子の製造
方法に関し，特に，表面がHSG処理されたキャパシタ電
極の製造方法に関する。
【０００２】
【従来の技術】最近の半導体装置の高集積化に伴い，セ
ル面積を縮小することが要求されている。しかし，１つ
のトランジスタと１つのキャパシタで１ビットを形成す
るDRAMでは，セル面積を縮小するとキャパシタ電極面積
が縮小しデータ保持時間が低下し，α線等によるメモリ
消失を防ぐための最低容量の確保が困難になる。セル面
積を縮小し，かつキャパシタ電極面積を増加させるため
に図１(A)のシリンダ構造及び(B)のフィン構造などの３
次元構造とする試みが為された。また，図１(C)のよう
に誘電率の高いタンタルオキサイド(Ta2O5)若しくは図
１(D)のような強誘電率のバリウムチタン酸ストロンチ
ウム(Ba(x)Sr(1-x)TiO)で被膜する方法も検討されてい
るが，まだ実用化されていない。
【０００３】そこでキャパシタ電極表面のSiを凹凸にし
て表面積を増やすHGSプロセス（図１(E)）が注目されて
いる。HSGプロセスとは，アモルファスシリコン表面の
自然酸化膜を前処理によって除去し，半導体ウエハをプ
ロセス温度までヒートアップしてダングリングボンドの
水素を脱離させ，アモルファスシリコン表面の活性面に
のみ選択的に活性なアモルファスシリコン／ポリシリコ
ン混相を成長させ表面から結晶化させることにより電極
表面を凹凸にマイグレーションさせる方法である。
【０００４】
【発明が解決しようとする課題】しかし，このHSGプロ
セスを用いる場合，下地のアモルファスシリコンがマイ
グレーションする際ドーピングされた燐(P)がSiより動
きにくいためHSGグレイン中の燐濃度が低下するといっ
た問題が生じる。この状態でC-V測定を行うと電圧側で
キャパシタンス容量が低下（空乏化）し，Cmin／Cmaxの
比率がHSG形成以前の比率の0.85〜0.40倍程度まで悪化
してしまう。これでは表面積増加の効果が減殺されてし
まう。
【０００５】この問題を解決するために，従来はHSG形
成後，装置から半導体ウエハを取り出し，別の装置でPH
3をドーピングし，欠乏したPを補う必要があった。ま
た，次の工程としてSiNを使用した容量膜の形成がある
が，これも同様にHSG形成装置から半導体ウエハを取り
出して別の装置で窒化処理を行う必要があった。
【０００６】半導体ウエハは大気に触れる度に洗浄する
必要があり，工程数が増加するばかりか，再洗浄により
HSGグレインがエッチングされ表面積が低下するという
問題もあった。
【０００７】さらに従来の窒化処理温度は850℃程度で
あるが，半導体装置の高集積化に伴い不純物の再拡散の
問題もあり窒化温度の低温化が要求されている。
【０００８】したがって，本発明の目的は，装置から半
導体ウエハを取り出さずに連続的にPH3アニールするこ
とにより，効果的にキャパシタンス容量の増加を行い，
さらに低温で窒化処理を行うことにより，安定性及び再
現性に優れた半導体素子の製造方法を与えることであ
る。
【０００９】また，本発明の他の目的は，工程数を増加
させることなくPH3アニール及び窒化処理を連続して行
うことで生産性が向上する半導体素子製造方法を与える
ことである。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本願発明は以下の工程から成る。
【００１１】半導体基板上に表面が凹凸のポリシリコン
から成るキャパシタ電極を形成するための方法は，前処
理として，アモルファスシリコン表面に付着した自然酸
化膜を除去する工程と，所定の温度まで前記アモルファ
スシリコンをヒートアップする工程と，所定の濃度のSi
H4を前記アモルファスシリコンに吹き付け，表面にアモ
ルファスシリコン／ポリシリコン混相活性層を形成する
工程と，前記アモルファスシリコンの表面が凹凸になる
ようHSGを形成するべく所定の温度でアニールする工程
と，HSGが形成された前記ポリシリコンをPH3アニールす
る工程であって，所定の温度にヒートアップする段階か
ら所定の濃度のPH3を流すところの工程と，PH3の替わり
にNH3ガスを続けて流し，前記アモルファスシリコンの
表面を所定の温度で窒化処理する工程と，から成る。
【００１２】具体的には，前記前処理の工程は希弗酸浸
漬，純水洗浄及び乾燥工程から成る。
【００１３】好適には前記アモルファスシリコンをヒー
トアップする温度は500℃〜600℃である。
【００１４】さらに好適には、前記SiH4の濃度は30％〜
50％である（ここで、濃度は体積％である。以下同
様）。
【００１５】具体的には前記アニールする温度は500℃
〜600℃である。
【００１６】また，前記アモルファスシリコンをPH3ア
ニールする工程において，PH3が，窒素，アルゴン，ヘ
リウム等の不活性ガスまたは水素により0.5％〜5.0％に
希釈される。
【００１７】また，前記窒化処理する工程において，ヒ
ドラジンまたはモノメチルヒドラジンとNH3の混合ガス
を使用している。
【００１８】好適には，前記PH3アニール及び窒化処理
の所定の温度は560℃〜750℃である。
【００１９】
【発明の実施の形態】以下，本発明を図面を参照しなが
ら説明する。
【００２０】本発明に係る半導体基板上に表面が凹凸の
アモルファスシリコンから成るキャパシタ電極を形成す
るための方法は，前処理として，前記アモルファスシリ
コン表面に付着した自然酸化膜を除去する工程と，所定
の温度まで前記アモルファスシリコンをヒートアップす
る工程と，所定の濃度のSiH4を前記アモルファスシリコ
ンに吹き付け，表面にアモルファスシリコン／ポリシリ
コン混相活性層を形成する工程と，前記アモルファスシ
リコンの表面が凹凸になるようHSGを形成するべく所定
の温度でアニールする工程と，HSGが形成された前記ア
モルファスシリコンをPH3アニールする工程であって，
所定の温度にヒートアップする段階から所定の濃度のPH
3を流すところの工程と，PH3の替わりにNH3ガスを続け
て流し，前記アモルファスシリコンの表面を所定の温度
で窒化処理する工程と，から成る。
【００２１】図２〜図４は本発明に係る方法の工程図を
略示したものである。
【００２２】まず，アモルファスシリコン1は酸化膜(Si
O2)上にあってポリシリコン2を介して基板4と電気的に
導通状態にある。該アモルファスシリコン1の表面には
自然酸化膜5が付着している（図２(A)）。この酸化膜5
は所定の濃度の弗酸によって除去することができる。そ
の後純水でリンスし乾燥させるとアモルファスシリコン
1の表面にダングリングボンド6が形成され，該ダングリ
ングボンドは水素で終端されている（図２(B)）。この
状態で半導体ウエハはカセットモジュール（図示せず）
に投入され，ドライポンプ（図示せず）によって真空排
気され，窒素を流し１Torrに制御される。
【００２３】同様に１Torrに制御されたトランスファモ
ジュール（図示せず）を介し半導体ウエハはカセットモ
ジュールから表面反応薄膜形成装置（図示せず）の下部
のボートエレベータチャンバ（図示せず）に１枚ずつ搬
送される。すべての半導体ウエハが搬送された後，トラ
ンスファーモジュールとボートエレベータチャンバはゲ
ートバルブ（図示せず）により切り離される。半導体ウ
エハを複数搭載したボート（図示せず）は表面反応薄膜
形成装置内にロードされ，該装置はターボ分子ポンプ
（図示せず）によって排気される。
【００２４】表面反応薄膜形成装置内で半導体ウエハを
所定の温度500℃〜600℃までヒートアップし図２(C)に
示されるようにダングリングボンドから水素を除去す
る。
【００２５】ヒートアップ終了後，好適には30％〜50％
のSiH4を流しアモルファスシリコン1表面に活性なアモ
ルファスシリコン／ポリシリコンの混相薄膜8を形成す
る（図３(D)）。
【００２６】続けて，所定の温度500℃〜600℃で所定の
時間アニールすることによりアモルファスシリコン1の
表面に凹凸を有するHSG9が形成される（図３(E)）。ア
モルファスシリコン／ポリシリコンの混相成長膜厚を制
御することによりHSG密度を制御することができ，また
アニール時間を調整することにより任意のHSG密度のグ
レインサイズが得られる。
【００２７】HSG形成後ボートをアンロードし，１Torr
に制御されたトランスファーモジュールを介しPH3リア
クタ下部のボートエレベータチャンバに１枚ずつ半導体
ウエハを搬送する。すべての半導体ウエハが搬送された
後，トランスファーモジュールとボートエレベータチャ
ンバはゲートバルブによって切り離される。半導体ウエ
ハを複数搭載したボートはPH3リアクタ内にロードされ
る。
【００２８】ここで問題になるのがPH3リアクタ内でHSG
マイグレーションが進行してしまう点及びボート内の上
部と下部でマイグレーションの程度が異なり，半導体ウ
エハ間のグレインサイズが変化してしまう点である。
【００２９】本願発明者は，これらを防止するために，
PH3アニール開始前，すなわち半導体ウエハをプロセス
温度にヒートアップする時からPH3をリアクタ内に供給
することによりHSG形成後のマイグレーションを抑制
し，ボート内でのグレインサイズの不均一性が解消され
ることを発見した。
【００３０】したがって，ボートがロードされると同時
にPH3ガスが流される。PH3ガスは窒素，アルゴン若しく
はヘリウム等の不活性ガスまたは水素により0.5〜5.0％
に希釈されたものを使用する。所定の温度（560℃〜750
℃）及び時間でPH3アニールが実行された後ダングリン
グボンド6は燐10で終端される（図４(F)）。
【００３１】最後にPH3ガスを止めNH3ガス又はヒドラジ
ン若しくはモノメチルヒドラジンの少なくとも一つとNH
3の混合ガスを流し連続してHGS表面を窒化処理する。ア
モルファスシリコン1のHSG9の表面には窒化膜SiN11が形
成される（図４(G)）。本願発明者は，従来であれば850
℃程度で行っていた窒化処理がPH3アニール後の活性なH
SG表面ではPH3アニール処理を同一の低温（560℃〜750
℃）でも行うことができることを発見した（図５）。
【００３２】
【実施例】以下の実験条件で容量増加率の変化を調べ
た。 a).比較例１（シリコンの厚膜スタック（図１
（Ｆ））） 容量膜，上部電極形成 b).比較例２（表面反応薄膜形成装置，PH3リアクタ及び
NH3リアクタがそれぞれ独立している場合） 前処理： 0.3％の希弗酸，純水リンス，乾燥 HSG形成： ・Heガスを100sccm流しながら1E-3Torrに制御 ・560℃に達するまで20分間ヒートアップ ・40％のSiH4を流す。 前処理： 0.3％の希弗酸，純水リンス，乾燥 PH3アニール： 半導体ウエハが650℃に達するまで30分間ヒートアップ
し，その後１時間PH3アニール 前処理： 0.3％の希弗酸，純水リンス，乾燥 窒化処理： ・NH3ガスを500sccm流しながら40分間窒化処理を行う。 容量膜，上部電極形成 c).比較例３（窒化処理のみが別装置） 前処理： 0.3％の希弗酸，純水リンス，乾燥 HSG形成： ・Heガスを100sccm流しながら1E-3Torrに制御 ・560℃に達するまで20分間ヒートアップ ・40％のSiH4を流す PH3アニール： 半導体ウエハが650℃に達するまで30分間ヒートアップ
し，その後１時間PH3アニール 前処理： 0.3％の希弗酸，純水リンス，乾燥 窒化処理： ・NH3ガスを500sccm流しながら40分間窒化処理を行う。 容量膜，上部電極形成 d).比較例４（PH3アニールリアクタヒートアップ中にPH
3を流さない） 前処理： 0.3％の希弗酸，純水リンス，乾燥 HSG形成： ・Heガスを100sccm流しながら1E-3Torrに制御 ・560℃に達するまで20分間ヒートアップ ・40％のSiH4を流す。 PH3アニール： 半導体ウエハが650℃に達するまで30分間ヒートアップ
し，その後１時間PH3アニールを行う。 窒化処理： ・NH3ガスを500sccm流しながら40分間窒化処理を行う。 容量膜，上部電極形成 e).本願実施例（PH3アニールリアクタヒートアップ中に
PH3を流す） 前処理： 0.3％の希弗酸，純水リンス，乾燥 HSG形成： ・Heガスを100sccm流しながら1E-3Torrに制御 ・560℃に達するまで20分間ヒートアップ ・40％のSiH4を流す PH3アニール： ロード終了後直ちにPH3ガスを500sccm流しながら半導体
ウエハが650℃に達するまで30分間ヒートアップし，そ
の後１時間PH3アニールを行う。 窒化処理： ・PH3ガスをNH3ガスに切り替え500sccm流しながら40分
間窒化処理を行う。 容量膜，上部電極形成 以下の表のような実験結果を得た。
【００３３】
【表１】
【００３４】まず，比較例１と本願実施例を比較する
と，HSGプロセスによりPの欠乏を補った本願実施例の方
がHSGプロセスを実行しない比較例１よりも約2.5倍の表
面積が得られたことがわかる。
【００３５】また，比較例１と比較例２を比較すると，
HSGプロセスのみでPH3アニールを行わない比較例２は空
乏化の影響で負電圧側の容量増加率が比較例１の1.8倍
しか得られないことがわかった。
【００３６】さらに比較例１と比較例３を比較すると，
窒化処理のみを別の装置で行った比較例３のサンプルは
比較例１の約2.1倍の表面積しか得られなかった。
【００３７】さらにまた，比較例４と本願実施例を比較
すると，PH3アニールリアクタでヒートアップ中にPH3を
流した本願実施例の方が比較例４に比べHSGのマイグレ
ーションの進行が抑制され表面積が増加していることが
わかる。
【００３８】さらに，比較例４と本願実施例を比較する
と，比較例４の方はボート内での上下の位置によって容
量増加率が変化するが，本願実施例はボート内の位置に
関係なく均一であることがわかる。
【００３９】
【発明の効果】本願発明により，従来より少ない工程数
で表面積の広いキャパシタ電極を得ることができた。
【００４０】また本願発明により，ボート中の位置に無
関係に表面積の広いキャパシタ電極を得ることができ
た。
【００４１】さらに，本願発明によりマイグレーション
の進行が抑制され安定なキャパシタ電極を得ることがで
きた。
【図面の簡単な説明】
【図１】図１は，キャパシタ電極の従来技術を示したも
のである。
【図２】図２(A)〜(C)はキャパシタ電極の前処理及びア
ニール工程を略示したものである。
【図３】図３(D)及び(E)はHSGプロセスの工程図を略示
したものである。
【図４】図４(F)及び(G)はPH3アニール工程及び窒化処
理工程を略示したものである。
【図５】図５は，PH3アニール及び窒化処理によるP及び
Nの濃度プロファイルを示したものである。
【符号の説明】
1 アモルファスシリコン 2 ポリシリコン 3 酸化膜 4 シリコン基板 5 自然酸化膜 6 ダングリングボンド 7 水素原子 8 アモルファスシリコン／ポリシリコン混相
活性層 9 HSG 10 燐原子 11 窒化膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開2001−24165（ＪＰ，Ａ) 特開2001−53250（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に表面が凹凸のポリシリコン
    から成るキャパシタ電極を形成するための方法であっ
    て、 前処理として、アモルファスシリコン表面に付着した自
    然酸化膜を除去する工程と、 所定の温度まで前記アモルファスシリコンをヒートアッ
    プする工程と、 所定の濃度のSiH4を前記アモルファスシリコンに吹き付
    け、表面にアモルファスシリコン／ポリシリコン混相活
    性層を形成する工程と、前記アモルファスシリコン／ポリシリコン混相活性層を
    所定の温度でアニールする工程であって、それによっ
    て、キャパシタ電極表面全体が凹凸のHSGを形成するポ
    リシリコンとなるところの工程と 、 HSGが形成された後、所定の濃度のPH3を流しながら前記
    半導体基板をヒートアップし、所定の温度まで達した後
    所定の時間の間PH3アニールする工程と、 PH3の替わりにNH3ガスを続けて流し、前記ポリシリコン
    の表面を所定の温度で窒化処理する工程と、 から成る方法。
  2. 【請求項２】請求項１に記載の方法であって、前記前処
    理の工程が希弗酸浸漬、純水洗浄及び乾燥工程から成
    る、ところの方法。
  3. 【請求項３】請求項１に記載の方法であって、前記アモ
    ルファスシリコンをヒートアップする温度は500℃〜600
    ℃である、ところの方法。
  4. 【請求項４】請求項１に記載の方法であって、前記SiH4
    の濃度は30体積％〜50体積％である、ところの方法。
  5. 【請求項５】請求項１に記載の方法であって、前記アモ
    ルファスシリコン／ポリシリコン混相活性層を所定の温
    度でアニールする工程における所定の温度は500℃〜600
    ℃である、ところの方法。
  6. 【請求項６】請求項１に記載の方法であって、前記PH3
    アニールする工程において、PH3が窒素、アルゴン、ヘ
    リウム等の不活性ガスまたは水素により0.5体積％〜5.0
    体積％に希釈されるところの方法。
  7. 【請求項７】請求項１に記載の方法であって、前記窒化
    処理する工程において、ヒドラジンまたはモノメチルヒ
    ドラジンとNH3の混合ガスを使用しているところの方
    法。
  8. 【請求項８】請求項１に記載の方法であって、前記PH3
    アニール及び窒化処理の所定の温度は560℃〜750℃であ
    る、ところの方法。
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KR1020000055661A KR20010030465A (ko) 1999-09-22 2000-09-22 반도체 장치의 제조방법

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870210B2 (en) * 2002-08-22 2005-03-22 Micron Technology, Inc. Dual-sided capacitor
KR100479237B1 (ko) * 2002-05-24 2005-03-30 주성엔지니어링(주) 반도체 소자의 커패시터 하부전극 제조방법
KR100428655B1 (ko) * 2002-07-19 2004-04-28 주식회사 하이닉스반도체 캐패시터의 제조 방법
US7654010B2 (en) * 2006-02-23 2010-02-02 Tokyo Electron Limited Substrate processing system, substrate processing method, and storage medium
KR101967753B1 (ko) 2012-07-30 2019-04-10 삼성전자주식회사 반도체 장치의 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656531A (en) * 1993-12-10 1997-08-12 Micron Technology, Inc. Method to form hemi-spherical grain (HSG) silicon from amorphous silicon
KR0155918B1 (ko) * 1995-11-03 1998-12-01 김광호 선택적 텅스텐질화박막을 이용한 반도체장치의 캐패시터 형성방법
US5650351A (en) * 1996-01-11 1997-07-22 Vanguard International Semiconductor Company Method to form a capacitor having multiple pillars for advanced DRAMS
US6027970A (en) * 1996-05-17 2000-02-22 Micron Technology, Inc. Method of increasing capacitance of memory cells incorporating hemispherical grained silicon
KR100246775B1 (ko) * 1996-12-28 2000-03-15 김영환 반도체 소자의 전극 형성방법
KR100259038B1 (ko) * 1997-03-31 2000-06-15 윤종용 반도체커패시터제조방법및그에따라형성된반도체커패시터
JPH1140770A (ja) * 1997-07-18 1999-02-12 Nec Corp 半導体装置の製造方法および半導体製造装置
KR100301370B1 (ko) * 1998-04-29 2001-10-27 윤종용 디램셀커패시터의제조방법
KR100283192B1 (ko) * 1998-06-09 2001-04-02 윤종용 반구형결정가입자들을갖는캐패시터의제조방법
JP2000012783A (ja) * 1998-06-22 2000-01-14 Nippon Asm Kk 半導体素子の製造方法
US6127221A (en) * 1998-09-10 2000-10-03 Vanguard International Semiconductor Corporation In situ, one step, formation of selective hemispherical grain silicon layer, and a nitride-oxide dielectric capacitor layer, for a DRAM application
TW455935B (en) * 1998-09-21 2001-09-21 Mosel Vitelic Inc Manufacture method of hemi-spherical grain structure on surface of semiconductor substrate

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