KR100246775B1 - 반도체 소자의 전극 형성방법 - Google Patents
반도체 소자의 전극 형성방법 Download PDFInfo
- Publication number
- KR100246775B1 KR100246775B1 KR1019960074982A KR19960074982A KR100246775B1 KR 100246775 B1 KR100246775 B1 KR 100246775B1 KR 1019960074982 A KR1019960074982 A KR 1019960074982A KR 19960074982 A KR19960074982 A KR 19960074982A KR 100246775 B1 KR100246775 B1 KR 100246775B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- forming
- sih
- silicon layer
- silicon
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 91
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 75
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 70
- 239000010703 silicon Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims description 19
- 238000004140 cleaning Methods 0.000 claims description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- 230000015654 memory Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000007788 liquid Substances 0.000 claims 3
- 238000005406 washing Methods 0.000 claims 2
- 239000000203 mixture Substances 0.000 claims 1
- 238000003860 storage Methods 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000007789 gas Substances 0.000 description 15
- 239000003990 capacitor Substances 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- LBDSXVIYZYSRII-IGMARMGPSA-N alpha-particle Chemical compound [4He+2] LBDSXVIYZYSRII-IGMARMGPSA-N 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/964—Roughened surface
Abstract
본 발명은 반도체 소자의 전극 형성방법을 제공하는 것으로, 좁은 셀면적 내에서 충분한 전하 저장용량을 확보할 수 있도록 전극 상에 실리콘 시드를 형성한 후 성장시켜 전극 상에 요철을 형성하므로써 전극의 표면적을 증가시킬 수 있고, 제조 공정에서 공정수를 감소시킬 수 있을 뿐 아니라 공정 마진을 확보하므로써 생산성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 좁은 셀면적 내에서 충분한 전하 저장용량을 확보할 수 있도록 전극의 표면에 요철구조를 갖는 반도체 소자의 전극 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라서 단위 셀(Cell)의 크기는 작아지고, 소자 동작에 필요한 정전용량은 약간씩 증가하는 것이 일반적 경향이다. DRAM을 비롯하여 SRAM 또는 플래쉬 메모리 등의 반도체 소자가 고집적화 되면서 급격히 감소되는 셀 면적 상에 일정량 이상의 캐패시턴스를 확보해야 하는 어려움이 있다. 이에 따라 셀 동작에 필요로 하는 캐패시턴스를 그대로 유지하면서 그 캐패시터가 차지하는 칩 상의 면적을 최소화 하기 위한 일정수준 이상의 전하 보전용량확보를 위해 고도의 공정기술 개발과 아울러 소자의 신뢰성 확보는 현재 DRAM을 비롯하여 SRAM 및 플래쉬 메모리 등의 반도체 소자가 해결해야 할 가장 큰 문제점으로 대두되고 있다.
캐패시터의 정전용량은 하기 [식]으로 나타낼 수 있다.
[식]
Q : 정전용량 ε0: 유전상수(공기)
ε1: 유전물질 1의 유전상수 A : 캐패시터 면적
d : 막 두께
상기 [식]에 도시된 바와 같이 캐패시터의 정전용량에 대하여 설명하면 다음과 같다.
첫째, 유전상수가 높은 물질을 사용하는 것인데, 이러한 물질에는 누설전류(Leakage Current)가 많다는 점과 물질의 생성을 조절하기 어렵다는 단점이 있다. 일반적으로 반도체 소자에서 사용하는 유전물질은 실리콘 산화막(SiO2)과 실리콘 질화막(Si3N4)으로 형성되는 ONO 구조를 사용하고 있다.
둘째, 유전물질의 두께를 낮추는 것이다. 그러나 현재 사용하고 있는 ONO 구조에서 Tox(산화막 환산두께)는 대략 40Å 이하에서 누설전류가 대단히 많고, 쉽게 브레이크 다운(Break Down)되어 안정적으로 정전용량을 유지하기에는 어려움이 따른다.
마지막으로, 캐패시터의 표면적을 늘리는 방법이 있다.
캐패시터를 이루는 전극의 표면적을 늘리기 위해서는 전하 저장전극의 구조를 3차원화 시키는 방법이 있으나 이는 주변의 소자와 단차를 증가시키는 원인이 되며 형성방법 또한 복잡하여 소자의 수율을 저하시키게 된다. 그리고, 높은 유전물질(High Dielectric)을 사용하는 방법이 있으나 높은 유전물질의 개발은 아직 소자에 적용하기에는 해결해야할 문제가 많다. 상기의 문제점을 해결하기 위하여 다른 방법으로 전하 저장전극을 이루는 폴리실리콘층의 미세구조(Microstructure)를 제어하여 요철 형태를 갖는 반구형 폴리실리콘층의 제조공정 기술이 대두되고 있다. 그러나 이러한 요철 형태를 갖는 반구형 폴리실리콘층을 형성하기 위해서는 반구형 다결정 실리콘층을 증착시킨 후 POCl3를 이용한 도핑공정 및 셀간 격리을 위해서 에치백(Etch Back) 공정을 해야하는 등 공정이 복잡하게 되는 문제점이 있다.
따라서 본 발명은 좁은 셀면적 내에서 충분한 전하 저장용량을 확보할 수 있도록 전극 상에 실리콘 시드(Si Seed)를 형성한 후 성장시켜 전극 상에 요철을 형성하므로써 전극의 표면적을 증가시킬 수 있는 반도체 소자의 전극 형성방법을 제공하는 것을 그 목적으로 한다.
상술한 목적을 실현하기 위한 제1실시예에 따른 본 발명의 전극 형성방법은 소정의 공정을 거쳐 접합영역이 접합되도록 실리콘 기판의 전체 상부면에 실리콘층을 형성한 후 패터닝하여 전극을 형성하는 단계와, 전극의 표면에 형성된 자연 산화막을 세정공정으로 제거하는 단계와, 전극의 표면에 소정의 밀도를 가지도록 선택적으로 실리콘 시드를 형성하는 단계와, 실리콘 기판의 전체 상부면에 열처리 공정을 실시하여 반구형 구조의 전극을 형성하는 단계로 이루어지며 실리콘 시드는 반응로 내로 10 내지 60sccm의 Si2H6또는 SiH4가스를 공급하면서 10E-9 내지 10E-5Torr의 압력 및 500 내지 750℃의 온도조건에서 형성되고, 반구형 구조의 전극은 10E-9 내지 10E-6의 압력 및 500 내지 800℃의 온도에서 형성된다.
상술한 목적을 실현하기 위한 제2실시예에 따른 본 발명의 전극 형성방법은 소정의 공정을 거쳐 접합영역과 접합되도록 실리콘 기판의 전체 상부면에 실리콘층으로 이루는 전극을 형성하는 단계와, 전극의 표면에 형성된 자연 산화막을 세정공정으로 제거하는 단계와, 전극의 표면에 소정의 밀도를 가지도록 선택적으로 실리콘 시드를 형성하는 단계와, 실리콘 기판의 전체 상부면에 열처리 공정을 실시하여 반구형 구조의 전극을 형성하는 단계로 이루어지며 실리콘 시드는 반응로 내로 10 내지 100sccm의 Si2H6또는 SiH4가스를 공급하면서 10E-9 내지 10E-5Torr의 압력 및 500 내지 750℃의 온도조건에서 형성되고, 반구형 구조의 전극은 10E-9 내지 10E-6의 압력 및 500 내지 800℃의 온도에서 형성된다.
상술한 목적을 실현하기 위한 제3실시예에 따른 본 발명의 전극 형성방법은 플래쉬 메모리의 전극 형성방법에 있어서, 소정의 공정을 거쳐 실리콘 기판 상에 산화막을 형성한 후 실리콘층을 형성하는 단계와, 실리콘층의 표면에 형성된 자연산화막을 세정공정으로 제거하는 단계와, 실리콘층의 표면에 소정의 밀도를 가지도록 선택적으로 실리콘 시드를 형성하는단계와, 실리콘 기판의 전체 상부면에 열처리 공정을 실시하여 반구형 구조의 전극을 형성하는 단계와, 반구형 구조의 실리콘층 상에 유전체막 및 폴리실리콘층을 순차적으로 형성하는 단계와, 폴리실리콘층, 유전체막 및 반구형 구조의 실리콘층을 자기정합 식각방법으로 패터닝하여 플로팅 게이트 및 컨트롤 게이트를 이루는 게이트 전극을 형성하는 단계로 이루어지며 상기 실리콘 시드는 반응로 내로 10 내지 100sccm의 Si2H6또는 SiH4가스를 공급하면서 10E-9 내지 10E-5Torr의 압력 및 500 내지 750℃의 온도조건에서 형성되고, 상기 반구형 구조의 실리콘층은 10E-9 내지 10E-6의 압력 및 500 내지 800℃의 온도조건에서 형성된다.
제1(a)도 내지 제1(e)도는 본 발명의 제1실시예에 따른 반도체 소자의 전극 형성방법을 설명하기 위한 소자의 단면도.
제2(a)도 내지 제2(f)도는 본 발명의 제2실시예에 따른 반도체 소자의 전극 형성방법을 설명하기 위한 소자의 단면도.
제3(a)도 내지 제3(f)도는 본 발명의 제3실시예에 따른 반도체 소자의 전극 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 및 21 : 실리콘기판 2 및 12 : 접합영역
3 및 13 : 절연막 4 및 14 : 전극
4A 및 14A : 반구형 구조의 전극 5, 15 및 25 : 실리콘 시드
10 및 20 : 콘택홀 24 : 플로팅 게이트
24A : 실리층 24B : 반구형 구조의 실리콘층
26 : 산화막 27 : 유전체막
28 : 폴리실리콘층 28A : 컨트롤 게이트
이하, 본 발명의 전극 형성방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제1(a) 내지 1(e)도는 본 발명에 제1실시예에 따른 반도체 소자의 전극 형성방법을 설명하기 위한 소자의 단면도이다.
제1(a)도는 접합영역(2)이 형성된 실리콘 기판(1)의 전체 상부면에 절연막(3)을 형성한 후 접합영역(2)이 노출되도록 절연막(3)을 식각하여 콘택홀(10)을 형성한 상태를 도시한다.
제1(b)도는 실리콘 기판(1)의 전체 상부면에 비정질 실리콘층을 형성한 후 패터닝하여 전극(4)을 형성한 상태를 도시한다. 상기 전극(4)은 도프드(Doped) 또는 언도프드(Undoped) 비정질(Amorphous) 실리콘층으로 이루어지며, Si2H6, SiH4, Si2H6및 PH3,SiH4및 PH3, Si2H6및 AsH3, SiH4및 AsH3중 적어도 하나의 공정가스를 사용하여 형성된다.
제1(c)도는 전극(4)의 표면에 형성된 자연 산화막(도시안됨)을 세정공정으로 제거한 상태를 도시한다. 상기 세정공정은 자연산화막: 절연막(3)이 3 내지 5 : 1의 식각 선택비를 갖도록 세정하여 자연 산화막을 제거한다. 예를 들면 첫째로 HF 및 H2O또는 HF 및 CH3OH를 소정의 비율로 혼합한 가스를 이용한 건식 식각공정으로 가스 위상 산화 식각(Gas Phase Oxide Etching)을 실시한다. 둘째로 HF 또는 BOE액을 이용한 습식 식각공정을 실시한다. 상기 세정공정을 실시하면 전극(4)의 표면에 수소(H)가 화학 결합손(Dangling Bond)으로 형성된다.
제1(d)도는 전극(4)의 표면에 소정의 밀도(Density)를 가지도록 선택적으로 실리콘 시드(5)를 형성한 상태를 도시한다. 실리콘 시드(5)는 10 내지 60sccm의 Si2H6또는 SiH4가스를 반응로에 공급하면서 10E-9 내지 10E-5Torr의 압력 및 500 내지 750℃의 온도조건에서 형성한다. 이때, 비정질 실리콘인 전극(4) 내의 일부 실리콘 원자가 실리콘 시드(5)쪽으로 이동하여 전극(4) 표면에 요철을 형성한다. 상기과 같은 조건에 의한 실리콘 시드(5)는 노출된 절연막(3)의 표면에는 형성되지 않고, 전극(4)의 표면에만 형성된다.
제1(e)도는 실리콘 기판(1)의 전체 상부면에 열처리 공정을 실시하여 반구형 구조의 전극(4A)을 형성한 상태를 도시한다. 상기 열처리 공정은 10E-9 내지 10E-6의 압력 및 500 내지 800℃의 온도조건에서 실시된다. 이때, 비정질 실리콘층인 전극(4) 표면에서 실리콘 원자(Si)들이 실리콘 시드(5) 쪽으로 이동하여 반구형태의 실리콘 결정으로 성장되면서 표면에 요철을 갖는 반구형 구조의 전극(4a)으로 변화한다.
상기 반구형 구조의 전극(4A)을 이용한 캐패시터는 후속 공정으로 유전체막 및 상부전극을 순차적으로 형성한다.
상기 반구형 구조의 전극(4A)을 이용한 경우 DRAM 및 SRAM의 캐패시터에 적용한다. 특히, SRAM의 경우 α-파티클(α-Particle)에 의해 발생되는 전하 저장전극에 저장된 전하 용량의 손실을 방지할 수 있다.
제2(a)도 내지 제2(f)도는 본 발명의 제2실시예에 따른 반도체 소자의 전극 형성방법을 설명하기 위한 소자의 단면도이다.
제2(a)도는 접합영역(12)이 형성된 실리콘 기판(11)의 전체 상부면에 절연막(13)을 형성한 후 접합영역(12)이 노출되도록 절연막(13)을 식각하여 콘택홀(20)을 형성한 상태를 도시한다.
제2(b)도는 실리콘 기판(11)의 전체 상부면에 실리콘층으로 이루는 전극(14)을 형성한 상태를 도시한다. 상기 전극(14)은 도프드(Doped) 또는 언도프드(Undoped) 비정질(Amorphous) 실리콘층으로 이루어지며, Si2H6, SiH4, Si2H6및 PH3, SiH4및 PH3,Si2H6및 AsH3, SiH4및 AsH3중 적어도 하나의 공정가스를 사용하여 형성된다.
제2(c)도는 전극(14)의 표면에 형성된 자연 산화막(도시안됨)을 세정공정으로 제거한 상태를 도시한다. 상기 세정공정은 자연 산화막 :절연막(13)이 3 내지 5 : 1의 식각 선택비를 갖도록 세정하여 자연 산화막을 제거한다. 예를 들면 첫째로 HF 및 H2O 또는 HF 및 CH3OH를 소정의 비율로 혼합한 가스를 이용한 건식 식각공정으로 가스 위상 산화 식각(Gas Phase Oxide Etching)을 실시한다. 둘째로 HF 또는 BOE액을 이용한 습식 식각공정을 실시한다. 상기 세정공정을 실시하면 전극(4)의표면에 수소(H)가 화학 결합손(Dangling Bond)으로 형성된다.
제2(d)도는 전극(14)의 표면에 소정의 밀도(Density)를 가지도록 선택적으로 실리콘 시드(15)를 형성한 상태를 도시한다. 실리콘 시드(15)는 10 내지 100sccm의 Si2H6또는 SiH4가스를 반응로에 공급하면서 10E-9 내지 10E-5Torr의 압력 및 500 내지 750℃의 온도조건에서 형성한다. 이때, 비정질 실리콘인 전극(4) 내의 일부 실리콘 원자가 실리콘 시드(5) 쪽으로 이동하여 전극(4) 표면에 요철을 형성한다.
제2(e)도는 실리콘 기판(11)의 전체 상부면에 열처리 공정을 실시하여 반구형 구조의 전극(14A)을 형성한 상태를 도시한다. 상기 열처리 공정은 10E-9 내지 10E-6의 압력 및 500 내지 800℃의 온도조건에서 실시된다. 이때, 비정질 실리콘층인 전극(14) 표면에 실리콘원자(Si)들이 실리콘 시드(15) 쪽으로 이동하여 반구형태의 실리콘 결정으로 성장되면서 표면에 요철을 갖는 반구형 구조의 전극(14A)으로 변화한다.
제2(f)도는 반구형 구조의 전극(14A)을 패터닝 한 상태를 도시한다.
상기 반구형 구조의 전극(14A)을 이용한 캐패시터는 후속 공정으로 유전체막 및 상부전극을 순차적으로 형성한다.
상기 반구형 구조의 전극(14A)을 이용한 경우 DRAM 및 SRAM의 캐패시터에 적용한다. 특히, SRAM의 경우 α-파티클(α-Particle)에 의해 발생되는 전하 저장전극에 저장된 전하 용량의 손실을 방지할 수 있다.
제3(a)도 내지 제3(f)도는 본 발명의 제3실시예에 따른 반도체 소자의 전극 형성방법을 설명하기 위한 소자의 단면도이다.
제3(a)도는 실리콘 기판(21)상에 산화막(26)을 형성한 후 실리콘층(24A)을 형성한 상태를 도시한다. 상기 실리콘층(24A)은 도프드 또는 언도프드 비정질 실리콘층으로 이루어지며 Si2H6, SiH4, Si2H6및 PH3, SiH4및 PH3, Si2H6및 AsH3, SiH4및 AsH3중 적어도 하나의 공정가스를 사용하여 형성된다.
제3(b)도는 실리콘층(24A)의 표면에 형성된 자연 산화막(도시안됨)을 세정공정으로 제거한 상태를 도시한다. 상기 세정공정은 첫째로 HF 및 H2O 또는 HF 및 CH3OH를 소정의 비율로 혼합한 가스를 이용한 건식 식각공정으로 가스 위상 산화 식각을 실시한다. 둘째로 HF 또는 BOE액을 이용한 습식 식각공정을 실시한다. 상기 세정공정을 실시하면 실리콘층(24A)의 표면에 수소가 화학 결합손으로 형성된다.
제3(c)도는 실리콘층(24A)의 표면에 소정의 밀도를 가지도록 실리콘 시드(25)를 형성한 상태를 도시한다. 실리콘 시드(25)는 반응로 내로 10 내지 100sccm의 Si2H6또는 SiH4가스를 공급하면서 10E-9 내지 10E-5Torr의 압력 및 500 내지 750℃의 온도조건에서 실시된다.
제3(d)도는 실리콘 기판(21)의 전체 상부면에 열처리 공정을 실시하여 반구형 구조의 실리콘층(24B)을 형성한 상태를 도시한다. 상기 열처리 공정은 10E-9 내지 10E-6의 압력 및 500 내지 800℃의 온도조건에서 실시된다. 이때, 실리콘층으로부터공급되는 실리콘 원자(Si)들에 의해 실리콘 시드(25)가 반구형태의 실리콘 결정으로 성장되면서 표면에 요철을 갖는 반구형 구조의 실리콘층(24B)으로 변화한다.
제3(e)도는 반구형 구조의 실리콘층(24B) 상에 유전체막(27) 및 폴리실리콘층(28)을 순차적으로 형성한 상태를 도시한다.
제3(f)도는 폴리실리콘층(28), 유전체막(27) 및 반구형 구조의 실리콘층(24B)을 자기정합 식각방법으로 패터닝하여 플로팅 게이트(24) 및 컨트롤 게이트(28A)를 이루는 게이트 전극을 형성한 상태를 도시한다.
상술한 바와같이 본 발명에 의하면 좁은 셀면적 내에서 충분한 전하 저장용량을 확보할 수 있도록 전극 상에 실리콘 시드(Si Seed)를 형성한 후 성장시켜 전극상에 요철을 형성하므로써 전극의 표면적을 증가시킬 수 있고, 제조 공정에서 공정수를 감소시킬 수 있을 뿐 아니라 공정 마진을 확보하므로써 생산성을 향상시킬 수 있는 효과가 있다.
Claims (13)
- 전극 형성방법에 있어서, 소정의 공정을 거쳐 접합영역과 접합되도록 실리콘 기판의 전체 상부면에 형성하는 단계와, 상기 전극의 표면에 형성된 자연 산화막을 세정공정으로 제거하는 단계와, 상기 전극의 표면에 소정의 밀도를 가지도록 선택적으로 실리콘 시드를 형성하는 단계와, 상기 실리콘 기판의 전체 상부면에 500 내지 800℃ 열처리 공정을 실시하여 반구형 구조의 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제1항에 있어서, 상기 전극(4)은 도프드 또는 언도프드 비정질 실리콘층으로 이루어지며, Si2H6, SiH4, Si2H6및 PH3, SiH4및 PH3, Si2H6및AsH3, SiH4및 AsH3중 적어도 하나의 공정가스를 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제1항에 있어서, 상기 세정공정은 자연 산화막 : 절연막 3 내지 5 : 1의 식각 선택비를 갖는 세정액을 사용하여 실시되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제1항에 있어서, 상기 세정공정은 HF 및 H2O 또는 HF 및 CH3OH를 소정의 비율로 혼합한 가스를 실시하는 것을 특징으로하는 반도체 소자의 전극 형성방법.
- 제1항에 있어서, 상기 세정공정은 HF 또는 BOE액을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제1항에 있어서, 상기 실리콘 시드는 반응로 내로 10 내지 60sccm의 Si2H6또는 SiH4가스를 공급하면서 10E-9 내지 10E-5Torr의 압력 및 500 내지 750℃의 온도조건에서 형성되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제1항에 있어서, 상기 열처리 공정은 10E-9 내지 10E-6의 압력조건에서 실시되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 플래쉬 메모리의 전극 형성방법에 있어서, 소정의 공정을 거쳐 실리콘 기판 상에 산화막을 형성한 후 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층의 표면에 형성된 자연 산화막을 세정공정으로 제거하는 단계와, 상기 비정질 실리콘층의 표면에 소정의 밀도를 가지도록 실리콘 시드를 형성하는 단계와, 상기 비정질 실리콘 기판의 전체 상부면에 500 내지 800℃의 온도에서 열처리 공정을 실시하여 반구형 구조의 실리콘층을 형성하는 단계와, 상기 반구형 구조의 실리콘층 상에 유전체막 및 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 폴리실리콘층, 유전체막 및 반구형 구조의 비정질 실리콘층을 자기정합 식각방법으로 패터닝하여 플로팅 게이트 및 컨트롤 게이트를 이루는 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제8항에 있어서, 상기 실리콘층은 도프드 또는 언도프드 비정질 실리콘층으로 이루어지며, Si2H6, SiH4, Si2H6, 및 PH3, SiH4및 PH3, Si2H6및ASH3, SiH4및 ASH3중 적어도 하나의 공정가스를 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제8항에 있어서, 상기 세정공정은 HF 및 H2O 또는 HF 및 CH3OH를 소정의 비율로 혼합한 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제8항에 있어서, 상기 세정공정은 HF 또는 BOE액을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제8항에 있어서, 상기 실리콘 시드는 반응로 내로 10 내지 100sccm의 Si2H6또는 SiH4가스를 공급하면서 10E-9 내지 10E-5Torr의 압력 및 500 내지 750℃의 온도조건에서 형성되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제8항에 있어서, 상기 열처리 공정은 10E-9 내지 10E-6의 압력조건에서 실시되는 것을 특징으로하는 반도체 소자의 전극 형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960074982A KR100246775B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 전극 형성방법 |
| JP9314734A JPH10275902A (ja) | 1996-12-28 | 1997-11-17 | 半導体素子の電荷貯蔵電極形成方法及びフラッシュメモリ素子の電極形成方法 |
| US08/992,311 US5926711A (en) | 1996-12-28 | 1997-12-23 | Method of forming an electrode of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960074982A KR100246775B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 전극 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980055746A KR19980055746A (ko) | 1998-09-25 |
| KR100246775B1 true KR100246775B1 (ko) | 2000-03-15 |
Family
ID=19491723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960074982A KR100246775B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 전극 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5926711A (ko) |
| JP (1) | JPH10275902A (ko) |
| KR (1) | KR100246775B1 (ko) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194267B1 (en) * | 1997-09-30 | 2001-02-27 | Texas Instruments Incorporated | Integrated circuit having independently formed array and peripheral isolation dielectrics |
| US6238974B1 (en) * | 1997-11-08 | 2001-05-29 | United Microelectronics Corp. | Method of forming DRAM capacitors with a native oxide etch-stop |
| JPH11150195A (ja) | 1997-11-19 | 1999-06-02 | Nec Corp | 半導体装置及びその製造方法 |
| KR100283192B1 (ko) * | 1998-06-09 | 2001-04-02 | 윤종용 | 반구형결정가입자들을갖는캐패시터의제조방법 |
| JP3362839B2 (ja) | 1998-12-24 | 2003-01-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3242901B2 (ja) | 1999-06-18 | 2001-12-25 | 日本エー・エス・エム株式会社 | 半導体形成方法及び装置 |
| JP3400756B2 (ja) * | 1999-09-22 | 2003-04-28 | 日本エー・エス・エム株式会社 | 半導体素子の製造方法 |
| JP2002043547A (ja) * | 2000-07-28 | 2002-02-08 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
| US20040152260A1 (en) * | 2001-09-07 | 2004-08-05 | Peter Rabkin | Non-volatile memory cell with non-uniform surface floating gate and control gate |
| WO2004040150A1 (en) * | 2002-10-28 | 2004-05-13 | Newfrey Llc | Fastener for spanning a large gap |
| KR100541675B1 (ko) * | 2003-04-30 | 2006-01-11 | 주식회사 하이닉스반도체 | 유전막 형성 방법 |
| US20040241507A1 (en) * | 2003-05-30 | 2004-12-02 | Schubert Peter J. | Method and apparatus for storage of elemental hydrogen |
| KR100746623B1 (ko) * | 2006-06-29 | 2007-08-08 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼폴리게이트 형성방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597756A (en) * | 1995-06-21 | 1997-01-28 | Micron Technology, Inc. | Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack |
-
1996
- 1996-12-28 KR KR1019960074982A patent/KR100246775B1/ko not_active IP Right Cessation
-
1997
- 1997-11-17 JP JP9314734A patent/JPH10275902A/ja active Pending
- 1997-12-23 US US08/992,311 patent/US5926711A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5926711A (en) | 1999-07-20 |
| KR19980055746A (ko) | 1998-09-25 |
| JPH10275902A (ja) | 1998-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106206451B (zh) | 分栅式闪存器件制造方法 | |
| KR100246775B1 (ko) | 반도체 소자의 전극 형성방법 | |
| US5953608A (en) | Method of forming a DRAM stacked capacitor using an etch blocking film of silicon oxide | |
| JPH11220100A (ja) | メモリセル装置及びその製造方法 | |
| CN106206598B (zh) | 分栅式闪存器件制造方法 | |
| JP2002343743A (ja) | 半導体素子のコンタクトプラグ形成方法 | |
| KR100235938B1 (ko) | 반구형 실리콘 제조방법 | |
| US6559005B2 (en) | Method for fabricating capacitor electrodes | |
| TWI237830B (en) | Non-volatile memory technology compatible with it-ram process | |
| US5770510A (en) | Method for manufacturing a capacitor using non-conformal dielectric | |
| JP3230663B2 (ja) | 円筒型スタック電極の製造方法 | |
| KR0171072B1 (ko) | 반도체 메모리 셀 제조방법 및 구조 | |
| KR100547541B1 (ko) | 캐패시터와메모리구조및방법 | |
| KR100253094B1 (ko) | 반도체소자의 커패시터 제조방법 및 이에 따라 제조되는 반도체커패시터 | |
| KR100343351B1 (ko) | 깊은 트렌치계 저장 캐패시터용 저장 노드 제조 방법 및 그 구조물 | |
| JPH01187847A (ja) | キヤパシタの形成方法 | |
| KR100305075B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| KR100217919B1 (ko) | 반도체 소자의 전하 저장전극 형성방법 | |
| KR100266282B1 (ko) | 반도체장치의 hsg박막 제조방법 | |
| KR100379006B1 (ko) | 반구체입자상실리콘층을이용하여정전용량이개선된반도체장치의제조방법 | |
| KR100318316B1 (ko) | 커패시터의 제조방법 | |
| KR100475045B1 (ko) | 반도체소자의 커패시터 전극용 금속층의 제조방법 | |
| KR970011672B1 (ko) | 반도체 장치의 전하저장전극 형성방법 | |
| KR100541679B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| CN114899093A (zh) | 半导体结构及其制备方法、半导体存储装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |