JPH11220100A - メモリセル装置及びその製造方法 - Google Patents

メモリセル装置及びその製造方法

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JPH11220100A
JPH11220100A JP10327950A JP32795098A JPH11220100A JP H11220100 A JPH11220100 A JP H11220100A JP 10327950 A JP10327950 A JP 10327950A JP 32795098 A JP32795098 A JP 32795098A JP H11220100 A JPH11220100 A JP H11220100A
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    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Abstract

(57)【要約】 【課題】 蓄積される電荷の保持時間における変動を低
減させるメモリセル装置、特にトレンチコンデンサを有
するＤＲＡＭ装置及びその製造方法を提供する。 【解決手段】 コンデンサ電極１４の多結晶の半導体材
料と単結晶の半導体領域１９との間の電気接続部の範囲
に熱酸化により形成された無定形層１２の熱的裂開によ
り無定形材料から成るアイランド１３を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリセル装置及び
その製造方法に関する。
【０００２】
【従来の技術】メモリセル装置、特にＤＲＡＭ装置では
情報は電荷の形で個々のメモリセルに蓄積される。この
場合電荷はしばしばメモリコンデンサ内に蓄積される。
その際電荷は限られた時間だけメモリコンデンサ内に保
持されている。最近のＤＲＡＭ装置ではメモリコンデン
サ内における保持時間は約２〜３秒である。蓄積された
情報を更に長く保持するには情報は周期的に更新（いわ
ゆるリフレッシュ）される。
【０００３】メモリセル装置内で個々のメモリセルが著
しく変動する保持時間を有することが判明している。こ
のことは、これらのメモリセルにおける保持時間が例え
ば１０ミリ秒間の極めて短い値と通常の２〜３秒の保持
時間との間で変動することを意味する。可変保持時間誤
差とも云われるこの誤差は予知できないものである。
【０００４】
【発明が解決しようとする課題】本発明の課題は、蓄積
される電荷の保持時間の変動を低減させるメモリセル装
置を提供することにある。更にこのようなメモリセル装
置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】この課題は本発明の請求
項１に記載のメモリセル装置並びに請求項６に記載のそ
の製造方法により解決される。本発明の実施態様は従属
請求項から明らかにする。
【０００６】コンデンサ電極の多結晶の半導体材料と単
結晶の半導体領域との間に電気接続部が存在するメモリ
セルを有するメモリセル装置において、この多結晶の半
導体材料と単結晶の半導体領域との間の電気接続部の範
囲にアモルファス材料から成るアイランドが配設されて
いる。これらのアモルファス材料から成るアイランドは
コンデンサ電極の単結晶の半導体領域と多結晶の半導体
材料との間の界面を安定化させる。それにより製造プロ
セス中、特に熱処理工程中に多結晶の半導体材料と単結
晶の半導体領域との界面が変化し、一方ではエピタキシ
ャル成長が単結晶の半導体領域の表面から出発して多結
晶の半導体材料内へと、また他方では結晶成長が多結晶
の半導体材料から単結晶の半導体領域内へと生じること
が回避される。
【０００７】アイランドが電気接続部の範囲で不規則な
格子内に面状に配置されていると有利である。
【０００８】アイランドの形状は多様なものにすること
ができる。例えばアイランドは球状、楕円体状、回転楕
円体状又は不規則な形状を有している。特に種々のアイ
ランドがそれぞれ異なって形成されていてもよい。
【０００９】本発明は以下に記載する考察から出発する
ものである。可変保持時間の誤差作用はコンデンサ電極
の単結晶の半導体領域と多結晶の半導体材料との間に電
気接続部が存在するメモリセル内に認められる。この作
用は特に、単結晶の半導体基板内に選択トランジスタが
配設されそのソース／ドレイン領域の１つがトレンチ内
に配設されている多結晶の半導体材料から成るコンデン
サ電極と電気的に接続されているメモリセルの場合に観
察される。この作用は積層コンデンサを有するメモリセ
ルの場合にも発生する。
【００１０】単結晶の半導体領域内に可変保持時間の誤
差作用を有するメモリセルが単結晶の半導体領域と多結
晶の半導体材料との間の界面から始まる結晶欠陥を示す
ことは研究されている。この欠陥は多結晶の半導体材料
と単結晶の半導体領域との不安定な界面の結果として認
められるものである。
【００１１】本発明では多結晶の半導体材料と単結晶の
半導体領域との間にアモルファス材料から成るアイラン
ドが配置されている。これらのアイランドは単結晶の半
導体領域の表面上にも多結晶の半導体材料の表面上にも
機械的応力を生じさせる。これらの表面に対するこの機
械的応力は熱処理中に単結晶の半導体領域の表面からエ
ピタキシャル成長が、また多結晶の半導体材料から結晶
成長が始まるのを阻止する。多結晶の半導体材料から始
まる結晶成長により多結晶の半導体材料内に存在する結
晶格子の欠陥は単結晶の半導体領域内に伝達される。単
結晶の半導体領域の表面から始まり多結晶の半導体材料
内へ進むエピタキシャル成長も単結晶の半導体領域内に
結晶の欠陥を生じさせる。とりわけ転位を生じる可能性
のあるこれらの欠陥は本発明によるメモリセル装置内に
アモルファス材料から成るアイランドを備えることによ
り回避される。
【００１２】同時に多結晶の半導体材料と単結晶の半導
体領域との間のアモルファス材料から成るアイランド
は、キャリアがアモルファス材料から成るアイランド間
を通って多結晶の半導体材料から単結晶の半導体領域内
に到達することができるので、電気的接触を保証する。
更に多結晶の半導体材料と単結晶の半導体領域との間に
ドーパントの拡散が起こり得る。
【００１３】アモルファス材料から成るアイランドには
絶縁材料特にＳｉＯ2 又はＳｉ3 Ｎ 4 も、また導電材料
特にタングステン又は他の高融点金属も適している。
【００１４】単結晶の半導体領域は、少なくとも電気接
続部の範囲に単結晶のシリコンを有する特に半導体基板
の部分である。半導体基板としてはとりわけ単結晶のシ
リコンウェハ又はＳＯＩ基板の単結晶のシリコン層が適
している。
【００１５】アモルファス材料から成るアイランドは酸
化物、特に酸化シリコンから形成されると有利である。
【００１６】メモリセル装置を製造する際に電気接続部
の範囲の単結晶の半導体領域の表面上にアモルファス層
が所定の厚さで施されると有利である。その上に多結晶
の半導体材料が施される。その際アモルファス層は、多
結晶の半導体材料が多結晶で成長することを保証する。
アモルファス材料から成るアイランドの形成にはアモル
ファス層がアイランドに分解する熱処理を行うと有利で
ある。
【００１７】その前は１つにつながっている酸化物層か
ら熱処理によりこのような酸化物アイランドを形成する
ことは、バイポーラトランジスタに関連して既にシャバ
ー（Ｈ．Ｓｃｈａｂｅｒ）その他による「ＩＥＤＭ１９
８７」第１７０〜１７３頁から公知である。その場合こ
のような熱処理は、露出するシリコン表面に無秩序に形
成されまたバイポーラトランジスタではエミッタの表面
にエミッタとエミッタ端子との間の抵抗値を高めること
になるいわゆる自然の酸化物層又は堆積酸化物層を裂開
するために使用される。バイポーラトランジスタの堆積
酸化物層の熱による裂開によりエミッタ抵抗は改善され
る。しかしアモルファス材料から成るアイランドが単結
晶の半導体材料中に欠陥を生じさせる作用についてはシ
ェバーその他による「ＩＥＤＭ１９８７」第１７０〜１
７３頁には言及されていない。
【００１８】単結晶の半導体領域は特に選択トランジス
タのソース／ドレイン領域である。コンデンサ電極は特
に半導体基板内にエッチングされるトレンチ内に配設さ
れており、コンデンサ電極の他にコンデンサ誘電体及び
対向電極としてトレンチに隣接する半導体基板部分を有
するいわゆるトレンチコンデンサの部分である。コンデ
ンサ電極は選択トランジスタが配設されている半導体基
板の表面にも配置可能であり、積層コンデンサの部分で
ある。
【００１９】隣接するアイランド間の間隔をアイランド
の直径に対して最大で１０：１、有利には最大で２：１
〜１：１の割合になるように配置すると有利である。こ
の配置は、アイランドにより惹起される応力が一様に電
気接続部の範囲の単結晶半導体領域の表面に分配され、
従ってこの範囲全体にわたり欠陥の形成を阻止すること
を保証する。
【００２０】アイランドは単結晶の半導体領域の表面に
平行に０．５〜５０ｎｍの範囲の寸法を有する。隣接す
るアイランドとの間隔も同様に０．５〜５０ｎｍであ
る。単結晶の領域の表面に垂直方向にアイランドは０．
５〜１５ｎｍの厚さを有する。その際単結晶の半導体領
域の表面とはアイランドが配置されている表面である。
この表面は特にコンデンサ電極が配設されているトレン
チの壁の上方部分にあり、半導体基板の主面に対し垂直
に方向付けされている。
【００２１】有利な一実施態様によれば、アイランドは
単結晶の半導体領域の表面に平行に８〜２０ｎｍの範囲
の寸法を有する。隣接するアイランドとの間隔は約１２
ｎｍである。単結晶の半導体領域の表面に垂直方向にア
イランドは約８ｎｍの厚さを有する。
【００２２】メモリセル装置を製造する際にアモルファ
ス層を熱酸化により形成すると有利である。アモルファ
ス層を所定の厚さに調整して製造することを保証するた
めに、その際酸化雰囲気中で所定の温度及び時間が維持
される。その際この酸化雰囲気は、残留ガス中の酸素、
大気中特に空気中の酸素によっても、又は適切に添加さ
れた酸素を有する反応ガスによっても形成することがで
きる。その場合アモルファス層の層厚の制御のために、
この熱酸化を比較的低温で、特に５００〜６２５℃の範
囲の温度で行うと有利である。
【００２３】アイランドを形成するための熱処理は９５
０〜１１５０℃の範囲で行うと有利である。その際この
ように高温で自然にアイランドが形成されることを利用
し、その直径及び間隔はアモルファス層の厚さにより予
め規定される。
【００２４】アモルファス材料から成るアイランドは別
の方法でも、例えば統計的に形成されたマスク又は電子
ビームリソグラフィにより構造化されるアモルファス層
の析出により形成することもできる。
【００２５】
【発明の実施の形態】本発明を図示の実施例に基づき以
下に詳述する。
【００２６】ＳＯＩ基板の埋封された絶縁層の表面に配
設されている単結晶シリコンウェハ又は単結晶のシリコ
ン層の部分である単結晶半導体領域１の表面上にアモル
ファス層２及びその上にポリシリコン層３を施す（図１
参照）。アモルファス層２はＳｉＯ2 から０．５ｎｍの
厚さに形成される。
【００２７】アモルファス層２を形成するにはまず単結
晶の半導体領域１の表面をフッ化水素酸でのエッチング
により洗浄する。その際露出する半導体表面に自然に形
成されまた無秩序に成長する酸化物（堆積酸化物ともい
う）は完全に除去される。引続きフリーエッチングされ
た表面を有する単結晶の半導体領域１を炉内に装入す
る。炉内に装入時に半導体の露出表面は周囲の空気に曝
され、その際新たに自然の酸化物が形成される。形成さ
れた自然酸化物の厚さは単結晶半導体領域１のドーピン
グ、結晶方位及び炉の装填時間により左右される。単結
晶の半導体領域を１０17ｃｍ-3のヒ素のドーピング及び
炉の装填時間が１時間であると、単結晶の半導体領域１
が＜１００＞方位の場合自然酸化物は０．３ｎｍの層厚
で形成される。炉内への装入は５００℃程度のできるだ
け低温で行われる。
【００２８】炉内に装入後に炉を閉鎖し、アモルファス
層２を精確な温度調整及び時間設定によりその最終層厚
に形成する。５００℃で６分間の酸化時間で全層厚が
０．５ｎｍのアモルファス層２が形成される。アモルフ
ァス層２の一部は炉内に装入中に形成された自然酸化物
である。
【００２９】アモルファス層２を形成する際の炉内の酸
化雰囲気としては、炉の閉鎖後に残留し酸素を含んでい
る環境雰囲気を使用する。
【００３０】所定の厚さのアモルファス層２を形成した
後に炉内の酸化雰囲気を排気する。炉を以後のポリシリ
コン層３の析出に必要な６２５℃の析出温度に上げる。
この析出はシリコンを含有するロセスガス、例えばシラ
ンを使用して行われる。この析出の際のプロセスガスは
酸素を含んでいないので、アモルファス層２の厚さはそ
のまま維持される。ポリシリコン層３は３００ｎｍの厚
さに析出される。
【００３１】９５０℃〜１１５０℃の温度範囲での熱処
理によりその時まで１つにつながっていたアモルファス
層２は裂開され、この層からアモルファス材料から成る
アイランド２′が形成される。アイランド２′は単結晶
の半導体領域１の表面とポリシリコン層３との間に配列
されている。個々のアイランド２′は球状、楕円体又は
不規則な形状を有している。更にこの配列は一様でない
被覆を有する。
【００３２】アモルファス層を０．５ｎｍの層厚に形成
し、１１００℃で５秒間熱処理すると単結晶の半導体領
域１の表面に平行に８ｎｍ〜２０ｎｍのほぼ楕円体形の
アイランド２′が形成され、その際隣接するアイランド
２′との間隔は１２ｎｍとなる。アイランド２′の厚さ
は単結晶領域１の表面に垂直方向に８ｎｍとなる。この
アイランド２′の配列は一方では単結晶の半導体領域１
とポリシリコン３との間に熱力学的に安定な界面を保証
する。また他方ではこの配列はポリシリコン層３と単結
晶の半導体領域１との間に一定の電気的接触を有する電
気接続を可能にする。
【００３３】ポリシリコン層３の析出とアイランド２′
を形成するための熱処理との間に通常多数の他の処理工
程が行われる。アイランド２′を形成するための熱処理
は特にドーパントの活性化及び／又は拡散のための熱処
理と同時に行ってもよい。
【００３４】アモルファス層２を形成するための酸化雰
囲気は適切な酸素の供給によっても形成することができ
る。それには特に単結晶の半導体領域の装入後に酸素が
供給される真空スルースを有する炉を使用する。更に無
秩序に成長させた自然酸化物を除去するため単結晶の半
導体領域１の表面をフリーエッチングする炉を使用する
こともできる。引続き適切な酸素の供給によりアモルフ
ァス層２を調整下に成長させる。炉としては、アモルフ
ァス層２とポリシリコン層３の形成を同一の室内で行う
炉でも、複数の室を有する炉であってもよい。アモルフ
ァス層２はまたポリシリコン３を析出するのと同じ温度
で形成してもよい。この場合もちろん酸化時間及び酸素
の供給を極めて精確に調整する必要がある。
【００３５】図３に示すように、それぞれ１つのトレン
チコンデンサと１つの選択トランジスタを有するメモリ
セルを有するメモリセル装置の製造には、＜１００＞方
位のｐドープされたシリコン基板１０内にマスクによる
異方性エッチングにより深さ８μm のトレンチ１１を形
成する。
【００３６】トレンチ１１の表面にコンデンサ誘電体１
２を形成する。このコンデンサ誘電体１２は、第１のＳ
ｉＯ2 層、Ｓｉ3 Ｎ4 層及び第２のＳｉＯ2 層から成る
全層厚が５ｎｍの三重層として形成される。
【００３７】コンデンサ誘電体１２はそれぞれトレンチ
１１の一方の側面の上方範囲１１′では除去され、従っ
て一方の側面の上方範囲１１′では単結晶シリコン基板
１０の表面は露出されている。側面上方範囲１１′の単
結晶シリコン基板１０の露出表面上に図１及び２に基づ
き説明したように、ＳｉＯ2 から成る厚さ０．５ｎｍの
アモルファス層が調整下に形成され、この層からその後
の処理過程でアモルファス材料から成るアイランド１３
が形成される。ＳｉＯ2 から成るアモルファス層の形成
は図１及び２に関連して上述したようにして行われる。
【００３８】ドープされたポリシリコン層の析出により
トレンチ１１をほぼ満たすポリシリコンから成るコンデ
ンサ電極１４が形成される。多結晶シリコンから成るコ
ンデンサ電極１４と単結晶のシリコン層１０との間には
側面上方部分１１′に調整された厚さで成長させたアモ
ルファス層が配設される。従ってコンデンサ電極１４を
形成するポリシリコン層は調整下に多結晶性に成長す
る。
【００３９】次にＬＯＣＯＳプロセス又はシャロートレ
ンチ絶縁（ＳＴＩ）プロセスでそれぞれ２つの隣接する
トレンチ１１の側面上方部分１１′を囲む絶縁構造１５
を形成する。
【００４０】次に単結晶シリコン基板１０の主面に熱酸
化により１２．５ｎｍの層厚で形成されるゲート誘電体
１６を設ける。
【００４１】次にワード線１７を形成し、その際２つの
隣接するトレンチ１１間に２つのワード線１７が配設さ
れる。ワード線１７は例えばＳｉＯ2 から成るワード線
絶縁部１８で囲まれる。
【００４２】リン及び／又はヒ素の注入によりワード線
１７と隣接するトレンチ１１との間にはそれぞれソース
／ドレイン領域１９を、２つのワード線１７間には共通
のソース／ドをレイン領域２０を形成する。
【００４３】次に１１００℃及び５秒間の熱処理が行わ
れ、その際一方ではソース／ドレイン領域１９、２０の
ドーパントを活性化及び拡散させ、他方では側面上方部
分１１′に配設されているアモルファス層の裂開により
アモルファス材料から成るアイランド１３が形成され
る。アモルファス材料から成るアイランド１３はほぼ楕
円体形をしており、側面上方部分１１′に平行に８ｎｍ
〜２０ｎｍの寸法を有する。側面上方部分１１′の垂直
方向にアモルファス層は約８ｎｍの厚さを有する。隣接
するアイランド１３との間隔は約１２ｎｍである。アイ
ランド１３は、コンデンサ電極１４と単結晶のソース／
ドレイン領域１９との界面がシリコン基板１０内で安定
し、特にソース／ドレイン領域１９、２０及びシリコン
基板１０内にこの界面から始まる何らの欠陥も形成しな
い。なお図３のアイランド１３は概略的なものであり、
著しく拡大されて示されている。実際には図示のものよ
り多数のアイランドが形成されている。
【００４４】次にこのメモリセル装置を公知の方法で完
成する。特にパッシベーション層２１を析出し、そこに
ビット線接触部２２を共通のソース／ドレイン領域２０
に対して形成する。
【００４５】メモリセル装置内の各メモリセルはそれぞ
れ１つのトレンチコンデンサと１つの選択トランジスタ
を有する。トレンチコンデンサはそれぞれコンデンサ電
極１４、コンデンサ誘電体１２及びそれを囲むｐドープ
されている基板材料から構成される。選択トランジスタ
はそれぞれソース／ドレイン領域１９、２０及びその間
に配設されるゲート誘電体１６及び相応するワード線１
７から構成される。コンデンサ電極１４はソース／ドレ
イン領域１９の１つと電気的に接続され、その際これら
の電気接続部の範囲にアモルファス材料から成るアイラ
ンド１３が配設される。
【図面の簡単な説明】
【図１】アモルファス層及び多結晶の半導体層を有する
単結晶の半導体領域の断面図。
【図２】熱処理によりアイランドを形成した後の多結晶
の半導体層を有する単結晶の半導体領域の断面図。
【図３】それぞれ選択トランジスタとトレンチコンデン
サが設けられるメモリセルを有するメモリセル装置の断
面図。
【符号の説明】
１ 単結晶の半導体領域 ２、１２ アモルファス層（コンデンサ誘電体） ２′、１３ アイランド ３ ポリシリコン層 １０ 半導体（シリコン）基板 １１ トレンチ １１′ トレンチの側面上方部分 １４ 多結晶半導体材料 １５ 絶縁構造 １６ ゲート誘電体 １７ ワード線 １８ ワード線絶縁部 １９ 単結晶半導体領域（ソース／ドレイン領域） ２０ 共通のソース／ドレイン領域 ２１ パッシベーション層 ２２ ビット線接触部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミヒャエル ビアンコ ドイツ連邦共和国 81737 ミュンヘン ウンターハッヒンガー シュトラーセ 29 (72)発明者 ヘルムート クローゼ アメリカ合衆国 12603 フェアウェイ ポーグキープシー 18

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 コンデンサ電極（１４）の多結晶の半導
    体材料と単結晶の半導体領域（１９）との間に電気接続
    部が設けられるメモリセルを有するメモリセル装置にお
    いて、電気接続部の範囲にアモルファス材料から成るア
    イランド （１３）が配設されていることを特徴とする
    メモリセル装置。
  2. 【請求項２】 隣接するアイランド（１３）との間隔と
    アイランド（１３）の直径との比が最大で１０：１とな
    るようにアイランド（１３）が配列されていることを特
    徴とする請求項１記載の装置。
  3. 【請求項３】 コンデンサ電極（１４）がトレンチコン
    デンサとして形成されているメモリコンデンサの部分で
    あり、単結晶の半導体領域（１９）が半導体基板（１
    ０）内に配設されている選択トランジスタのソース／ド
    レイン領域であることを特徴とする請求項１又は２記載
    の装置。
  4. 【請求項４】 単結晶の半導体領域（１９）が少なくと
    も電気接続部の範囲に単結晶シリコンを有しており、コ
    ンデンサ電極（１４）が少なくとも電気接続部の範囲に
    多結晶のシリコンを有しており、アイランド（１３）が
    ＳｉＯ2 を有することを特徴とする請求項１乃至３のい
    ずれか１つに記載の装置。
  5. 【請求項５】 アイランド（１３）が単結晶の半導体領
    域（１９）の表面に平行に０．５〜５０ｎｍの範囲の寸
    法と、隣接するアイランド（１３）との間に０．５〜５
    ０ｎｍの間隔を有し、単結晶の半導体領域（１９）の表
    面に垂直方向に０．５ｎｍ〜１５ｎｍの厚さを有するこ
    とを特徴とする請求項１乃至４のいずれか１つに記載の
    装置。
  6. 【請求項６】 コンデンサ電極の多結晶の半導体材料と
    単結晶の半導体領域との間に電気接続部が形成されてい
    るメモリセルを有するメモリセル装置の製造方法におい
    て、単結晶の半導体領域（１）の表面上の電気接続部の
    範囲にアモルファス層（２）を所定の厚さに形成し、ア
    モルファス層（２）上にコンデンサ電極の多結晶の半導
    体材料（３）を施し、アモルファス層（２）からアモル
    ファス材料から成るアイランド（２′）を形成する熱処
    理を行うことを特徴とするメモリセル装置の製造方法。
  7. 【請求項７】 隣接するアイランド（２′）との間隔が
    アイランド（２′）の直径に対し最大で１０：１となる
    ようにアイランド（２′）を形成することを特徴とする
    請求項６記載の方法。
  8. 【請求項８】 単結晶の半導体領域（１）の表面をエッ
    チングにより露出し、アモルファス層（２）を熱酸化に
    より酸化雰囲気中で所定の温度及び酸化時間で形成し、
    多結晶の半導体材料（３）を予め熱酸化を少なくとも部
    分的に行う炉内で析出することを特徴とする請求項６又
    は７記載の方法。
  9. 【請求項９】 熱酸化を多結晶の半導体材料（３）の析
    出温度よりも低い温度で行うことを特徴とする請求項８
    記載の方法。
  10. 【請求項１０】 単結晶の半導体領域（１）が少なくと
    も電気接続部の範囲にシリコンを有し、コンデンサ電極
    が少なくとも電気接続部の範囲に多結晶のシリコンを有
    し、アモルファス層をＳｉＯ2 から形成し、アモルファ
    ス層を５００〜６２５℃の温度及び４〜８分の酸化時間
    での熱処理により形成し、アイランド（２′）を形成す
    るための熱処理を９５０〜１１５０℃で行うことを特徴
    とする請求項８又は９のいずれか１つに記載の方法。
  11. 【請求項１１】 アイランド（２′）が単結晶の半導体
    領域（１）の表面に平行に０．５〜５０ｎｍの範囲の寸
    法及び隣接するアイランド（２′）との間に０．５〜５
    ０ｎｍの範囲の間隔を有し、単結晶の半導体領域（１）
    の表面に垂直方向に０．５ｎｍ〜１５ｎｍの範囲の厚さ
    を有することを特徴とする請求項６乃至１０のいずれか
    １つに記載の方法。
  12. 【請求項１２】 請求項６乃至１１のいずれか１つに記
    載の方法により製造される、コンデンサ電極の多結晶の
    半導体材料と単結晶の半導体領域との間に電気接続部が
    設けられるメモリセルを特徴とするメモリセル装置。
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