JP2838337B2 - 半導体装置 - Google Patents

半導体装置

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JP2838337B2
JP2838337B2 JP4070825A JP7082592A JP2838337B2 JP 2838337 B2 JP2838337 B2 JP 2838337B2 JP 4070825 A JP4070825 A JP 4070825A JP 7082592 A JP7082592 A JP 7082592A JP 2838337 B2 JP2838337 B2 JP 2838337B2
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、素子がさらに微細化された場合にも十分な記憶容
量を保持することを可能にするＤＲＡＭ（ダイナミック
ランダムアクセスメモリ）の構造に関するものである。
【０００２】
【従来の技術】従来、コンピュータなどの情報機器の目
覚しい普及によって半導体記憶装置の需要が急速に拡大
している。さらに、機能的には大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に対応して、半導体記憶装置の高集積化、高速応答性お
よび高信頼性に関する技術開発が進められている。
【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものとしてＤＲＡＭが知られてい
る。一般にＤＲＡＭは、多数の記憶情報を蓄積する記憶
領域であるメモリセルアレイ部と、外部との入出力に必
要な周辺回路部とから構成されている。図６８は、一般
的なＤＲＡＭの構成を示したブロック図である。図６８
を参照して、ＤＲＡＭ１５０は、記憶情報のデータ信号
を蓄積するためのメモリセルアレイ１５１と、単位記憶
回路を構成するメモリセルを選択するためのアドレス信
号を外部から受けるためのロウアンドカラムアドレスバ
ッファ１５２と、そのアドレス信号を解読することによ
ってメモリセルを指定するためのロウデコーダ１５３お
よびカラムデコーダ１５４と、指定されたメモリセルに
蓄積された信号を増幅して読出すためのセンスリフレッ
シュアンプ１５５と、データ入出力のためのデータイン
バッファ１５６およびデータアウトバッファ１５７と、
クロック信号を発生するためのクロックジェネレータ１
５８とを備えている。
【０００４】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１５１は、単位記憶情報を蓄積するための
メモリセルがマトリックス状に複数個配置されて形成さ
れている。すなわち、通常、メモリセルは、１個のＭＯ
Ｓトランジスタと、これに接続された１個のキャパシタ
とから構成されている。このメモリセルは、１トランジ
スタ１キャパシタ型のメモリセルとして広く知られてい
る。このような構成を有するメモリセルは、構造が簡単
なためメモリセルアレイの集積度を向上させることが容
易であり、大容量のＤＲＡＭに広く用いられている。
【０００５】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。この中で、スタックトタイプキャパシタは、キャパ
シタの主要部をゲート電極やフィールド酸化膜の上部に
まで延在させることによりキャパシタの電極間の対向面
積を増大させキャパシタ容量を増加させることができ
る。スタックトタイプキャパシタは、このような特徴点
を有するので、半導体装置の集積化に伴い素子が微細化
された場合にも、キャパシタ容量を確保することができ
る。この結果、半導体装置の集積化に伴ってスタックト
タイプのキャパシタが多く用いられるようになった。こ
れらは、たとえば、米国特許公報ＵＳＰ４，９０７，０
４６などに開示されている。
【０００６】図６９は、従来のスタックトタイプキャパ
シタを備えたＤＲＡＭの断面構造図である。図６９を参
照して、従来のＤＲＡＭは、Ｐ型シリコン基板２０１
と、Ｐ型シリコン基板２０１の主表面上の所定領域に形
成された素子分離のためのフィールド酸化膜２０２と、
フィールド酸化膜２０２によって囲まれた活性領域にチ
ャネル領域１１４を挟むように所定の間隔を隔てて形成
されたソース／ドレイン領域２０３ａおよび２０３ｂ
と、チャネル領域２１４上にゲート酸化膜２０４を介し
て形成されたゲート電極２０５と、ゲート電極２０５を
覆うように形成された層間絶縁膜２０６と、ソース／ド
レイン領域２０３ａに電気的に接続され、層間絶縁膜２
０６を介してゲート電極２０５の上方に延在するように
形成されたキャパシタ下部電極２０７と、キャパシタ下
部電極２０７を覆うように形成されたキャパシタ絶縁膜
２０８と、キャパシタ絶縁膜２０８を覆うように形成さ
れたキャパシタ上部電極２０９と、キャパシタ上部電極
２０９を覆うように形成され、ソース／ドレイン領域２
０３ｂ上にコンタクトホール２１０ａを有する層間絶縁
膜２１０と、コンタクトホール２１０ａ内でソース／ド
レイン領域２０３ｂに電気的に接続されるとともに層間
絶縁膜２１０の表面上に沿って延びるように形成された
ビット線２１１と、ビット線２１１を覆うように形成さ
れ、その表面が平坦化された層間絶縁膜２１２と、層間
絶縁膜２１２上にゲート電極２０５に対応するように形
成されたアルミ配線２１３とを備えている。キャパシタ
下部電極２０７およびキャパシタ上部電極２０９はポリ
シリコンによって構成されている。ビット線２１１はア
ルミニウム膜によって形成されている。キャパシタ絶縁
膜２０８は、シリコン酸化膜によって形成されている。
【０００７】１対のソース／ドレイン領域２０３ａおよ
び２０３ｂと、ゲート電極２０５とによってメモリセル
のトランスファーゲートトランジスタが構成されてい
る。キャパシタ下部電極２０７とキャパシタ絶縁膜２０
８とキャパシタ上部電極２０９とによってデータ信号に
対応した電荷を蓄積するためのスタックトタイプキャパ
シタが構成されている。
【０００８】書込動作としては、データ信号に対応した
電荷がビット線２１１を介してソース／ドレイン領域２
０３ｂに伝達される。ゲート電極２０５に所定の電圧を
印加することによってトランスファーゲートトランジス
タがＯＮする。これにより、ソース／ドレイン領域２０
３ｂに伝達された電荷がさらにチャネル領域２１４およ
びソース／ドレイン領域２０３ａを介してキャパシタ下
部電極２０７に伝達される。この結果、データ信号に対
応する電荷がキャパシタに蓄積される。
【０００９】一方、読出動作は、ゲート電極２０５に所
定の電圧を印加することにより、トランスファーゲート
トランジスタをＯＮさせる。これにより、キャパシタに
蓄積されていた電荷がソース／ドレイン領域２０３ａお
よびチャネル領域２１４を介してソース／ドレイン領域
２０３ｂに伝達される。ソース／ドレイン領域２０３ｂ
に伝達された電荷はビット線２１１を介して外部に読出
される。
【００１０】図７０〜７８は、図６９に示した従来のＤ
ＲＡＭの製造プロセス（第１工程〜第９工程）を説明す
るための断面構造図である。図６９および図７０〜図７
８を参照して、次に従来のＤＲＡＭの製造プロセスにつ
いて説明する。
【００１１】まず、図７０に示すように、Ｐ型シリコン
基板２０１の主表面上の所定領域に熱酸化法を用いて素
子分離のためのフィールド酸化膜２０２を形成する。そ
して、熱酸化法を用いてゲート酸化膜層（図示せず）を
形成し、ゲート酸化膜層上にＣＶＤ法を用いてポリシリ
コン層（図示せず）を形成する。写真製版技術およびエ
ッチング技術を用いて、ゲート酸化膜２０４およびゲー
ト電極２０５を形成する。ゲート電極２０５をマスクと
してイオン注入することによって、ソース／ドレイン領
域２０３ａおよび２０３ｂを形成する。ＣＶＤ法などを
用いてゲート電極２０５を覆うように層間絶縁膜２０６
を形成する。
【００１２】次に、図７１に示すように、全面にＣＶＤ
法を用いてポリシリコン層２０７ａを形成する。
【００１３】次に、図７２に示すように、写真製版技術
およびエッチング技術を用いて、ポリシリコン層２０７
ａ（図７１参照）をパターニングすることによって、キ
ャパシタ下部電極２０７を形成する。
【００１４】次に、図７３に示すように、熱酸化法を用
いて、キャパシタ下部電極２０７の表面にシリコン酸化
膜（キャパシタ絶縁膜）２０８を形成する。
【００１５】次に、図７４に示すように、ＣＶＤ法を用
いてポリシリコン層２０９ａを形成する。写真製版技術
およびエッチング技術を用いて、ポリシリコン層２０９
ａをパターニングすることによって、図７５に示すよう
なキャパシタ上部電極２０９を形成する。
【００１６】次に、図７６に示すように、ＣＶＤ法を用
いて層間絶縁膜２１０を形成する。次に、図７７に示す
ように、写真製版技術およびエッチング技術を用いて、
層間絶縁膜２１０にコンタクトホール２１０ａを形成す
る。これにより、ソース／ドレイン領域２０３ｂの表面
が露出される。
【００１７】次に、図７８に示すように、スパッタリン
グ法を用いてビット線となるアルミニウム膜をソース／
ドレイン領域２０３ｂに電気的に接続するように形成す
る。
【００１８】最後に、図６９に示したように、ビット線
２１１上に層間絶縁膜２１２を形成する。リフロー法な
どを用いて層間絶縁膜２１２の表面を平坦化する。その
後、層間絶縁膜２１２上にゲート電極２０５に対応する
ようにアルミ配線２１３を形成する。このようにして、
従来のスタックトタイプキャパシタを有するＤＲＡＭが
完成されていた。
【００１９】
【発明が解決しようとする課題】前述のように、従来で
は、半導体装置の集積化に伴って素子が微細化された場
合にも一定のキャパシタ容量を確保するため、図６９に
示したような構造を有するスタックトタイプキャパシタ
が用いられていた。
【００２０】しかしながら、素子がさらに微細化されて
くると図６９の構造では一定のキャパシタ容量を確保す
ることが困難である。すなわち、素子がさらに微細化さ
れてくると、図６９に示した構造では、キャパシタ下部
電極２０７とキャパシタ上部電極２０９との対向面積が
減少する。この結果、キャパシタ容量が減少し素子がさ
らに微細化された場合にデータの安定した記憶保持のた
めに十分なキャパシタ容量を確保することは困難であっ
た。
【００２１】この発明は上記のような課題を解決するた
めになされたもので、単位平面積当たりのキャパシタ下
部電極とキャパシタ上部電極との対向面積を増加させる
ことにより、半導体装置において素子がさらに微細化さ
れた場合にも、データの安定した記憶保持のために十分
なキャパシタ容量を確保することを目的とする。
【００２２】
【課題を解決するための手段】上記課題を解決する請求
項１に記載の本発明の半導体装置は、上層と下層とを有
し、上層と下層とが電気的に接続されたキャパシタ上部
電極と、キャパシタ上部電極の下層の上下面および側面
を覆うように、かつ、底部が半導体基板の主表面の不純
物拡散領域に接するように形成されたキャパシタ下部電
極と、キャパシタ上部電極とキャパシタ下部電極との間
に介在するキャパシタ絶縁膜とを備え、キャパシタ下部
電極は、所定の縦断面において、それぞれ所定の間隔を
隔てて横に並ぶ第１，第２および第３の立壁部を含み、
第２の立壁部は第１の立壁部と第３の立壁部との間に位
置し、キャパシタ上部電極の上層と下層とは、所定の縦
断面において、第１の立壁部と第２の立壁部との間、お
よび第２の立壁部と第３の立壁部との間において電気的
に接続されている。
【００２３】また、請求項２に記載の本発明の半導体装
置は、請求項１に記載の上記構成において、第２の立壁
部が、所定の縦断面において略Ｔ字形状を有する。
【００２４】
【作用】請求項１に記載の本発明の半導体装置の構成に
よれば、キャパシタ下部電極が、キャパシタ上部電極の
下層の上下面および側面を覆うように、かつ、底部が半
導体基板の主表面の不純物拡散領域に接するように形成
されるとともに、所定の縦断面において、それぞれ所定
の間隔を隔てて横に並ぶ第１，第２および第３の立壁部
を含むことにより、キャパシタ上部電極とキャパシタ下
部電極との対向面積を大幅に増加させることができる。
そのため、半導体装置において素子がさらに微細化され
た場合にも、データの安定した記憶保持のために十分な
キャパシタ容量を確保することができる。また、キャパ
シタ上部電極の上層と下層とが、第１の立壁部と第２の
立壁部との間、および第２の立壁部と第３の立壁部との
間において電気的に接続されていることにより、キャパ
シタ上部電極の上層と下層との電気的導通を良好に保持
することができる。
【００２５】また、請求項２に記載の本発明の半導体装
置の構成によれば、第２の立壁部が、所定の縦断面にお
いて略Ｔ字形状を有することにより、第２の立壁部の上
部の偏平部の上下面においてもキャパシタ上部電極と対
向することになるため、キャパシタの電極間対向面積を
さらに増加させることができる。
【００２６】
【実施例】以下、本発明を説明する上で参考となる構造
例および本発明の実施例を、図面に基づいて説明する。
【００２７】図１は、特許請求の範囲に記載の発明には
包含されないが、本発明を説明する上で参考となる構造
を有するスタックトタイプキャパシタを備えたＤＲＡＭ
の断面構造図である。図１に示す参考例のＤＲＡＭは、
Ｐ型シリコン基板１と、Ｐ型シリコン基板１の主表面上
の所定領域に形成された素子分離のためのフィールド酸
化膜２と、フィールド酸化膜２によって囲まれた活性領
域にチャネル領域１４を挟むように所定の間隔を隔てて
形成されたソース／ドレイン領域３ａおよび３ｂと、チ
ャネル領域１４上にゲート酸化膜４を介して形成された
ゲート電極５と、ゲート電極５を覆うように形成された
層間絶縁膜６と、ソース／ドレイン領域３ａに電気的に
接続されたキャパシタ下部電極７（７ａ、７ｂ）と、キ
ャパシタ下部電極７の表面上に沿って形成されたキャパ
シタ絶縁膜８（８ａ、８ｂ、８ｃ）と、キャパシタ絶縁
膜８の表面上に形成されたキャパシタ上部電極９（９
ａ、９ｂ）と、キャパシタ上部電極９を覆うように形成
され、ソース／ドレイン領域３ｂ上にコンタクトホール
１０ａを有する層間絶縁膜１０と、コンタクトホール１
０ａ内でソース／ドレイン領域３ｂに電気的に接続され
るとともに層間絶縁膜１０の表面上に沿って延びるよう
に形成されたビット線１１と、全面を覆うように形成さ
れ、その表面が平坦化された層間絶縁膜１２と、層間絶
縁膜１２上にゲート電極５に対応するように形成された
アルミ配線１３とを備えている。
【００２８】ソース／ドレイン領域３ａおよび３ｂと、
ゲート電極５とによってメモリセルのトランスファーゲ
ートトランジスタが構成されている。キャパシタ下部電
極７とキャパシタ絶縁膜８とキャパシタ上部電極９とに
よってデータ信号に対応した電荷を蓄積するためのスタ
ックトタイプキャパシタが構成されている。キャパシタ
下部電極７はポリシリコンによって形成され、その厚み
は１０００〜２０００Åである。キャパシタ上部電極９
はドープトポリシリコンによって形成され、その厚みは
１０００〜３０００Å程度である。キャパシタ絶縁膜８
はＳｉＯ2 膜から構成され、その厚みは３０〜２００Å
程度である。
【００２９】本参考例では、キャパシタ上部電極９を、
下層のキャパシタ上部電極９ａと、上層のキャパシタ上
部電極９ｂとによって構成する。そして、その下層のキ
ャパシタ上部電極９ａと上層のキャパシタ上部電極９ｂ
とは中央部分で互いに電気的に接続されている。下層の
キャパシタ上部電極９ａは、Ｐ型シリコン基板１の主表
面に沿って延びるように形成されている。そしてその下
層のキャパシタ上部電極９ａを取り囲むようにキャパシ
タ下部電極７が形成されている。すなわち、キャパシタ
下部電極７は、ソース／ドレイン領域３ａに電気的に接
続され、層間絶縁膜６を介してゲート電極４の上方に延
びるように形成された下層のキャパシタ下部電極７ａ
と、下層のキャパシタ下部電極７ａに電気的に接続さ
れ、下層のキャパシタ上部電極９ａの側面および上面を
覆うように形成された上層のキャパシタ下部電極７ｂと
によって構成されている。さらに、本参考例では、上層
のキャパシタ上部電極９ｂがキャパシタ下部電極７の上
面部分および両側壁部分を覆うように形成されている。
【００３０】このように、本参考例では、キャパシタ上
部電極９を下層のキャパシタ上部電極９ａと上層のキャ
パシタ上部電極９ｂとによって構成し、その下層のキャ
パシタ上部電極９ａを取囲むようにキャパシタ下部電極
７を形成する。そして、さらに上層のキャパシタ上部電
極９ｂが下部電極７の上面部分および両側壁部分のすべ
てを覆うように形成する。
【００３１】このように構成することによって、キャパ
シタ下部電極７とキャパシタ上部電極９との対向面積を
図６９に示した従来のＤＲＡＭと同一平面積で約２倍に
することができ、この結果、約２倍のキャパシタ容量を
得ることができる。これにより、半導体装置の高集積化
に伴って素子がさらに微細化された場合にも、データの
安定した記憶保持に十分なキャパシタ容量を確保するこ
とができる。
【００３２】図２ないし図２０は、図１に示した参考例
のＤＲＡＭの製造プロセス（第１工程〜第１９工程）を
説明するための断面構造図である。図１および図２〜図
２０を参照して、次に本参考例のＤＲＡＭの製造プロセ
スについて説明する。
【００３３】まず、図２に示すように、Ｐ型シリコン基
板１の主表面上の所定領域に熱酸化法を用いてフィール
ド酸化膜２を形成する。
【００３４】次に、図３に示すように、熱酸化法を用い
てゲート酸化膜層（図示せず）を形成した後、ＣＶＤ法
を用いてポリシリコンからなるゲート電極層（図示せ
ず）を形成する。そしてそのゲート電極層上に酸化膜層
（図示せず）を形成する。写真製版技術とエッチング技
術を用いてパターニングすることによって、ゲート酸化
膜４、ゲート電極５および酸化膜６ａを形成する。ゲー
ト電極５および酸化膜６ａをマスクとしてリン（Ｐ）を
４０〜５０ＫｅＶ、約３×１０3 ａｔｏｍｓ／ｃｍ2 条
件下で斜め回転イオン注入を行なうことによって、ソー
ス／ドレイン領域３ａおよび３ｂを形成する。
【００３５】次に、図４に示すように、全面に酸化膜層
６ｂを形成した後異方性エッチングすることにより、図
５に示すような側壁酸化膜６ｂが得られる。
【００３６】次に、図６に示すように、全面にＣＶＤ法
を用いて５５０〜６５０℃の条件下で１０００〜２００
０Å程度の厚みを有するキャパシタ下部電極を構成する
ポリシリコン層７ａを形成する。このポリシリコン層７
ａを写真製版技術とエッチング技術を用いてパターニン
グすることによって、図７に示すような下層のキャパシ
タ下部電極７ａを得る。キャパシタ下部電極７ａの表面
を酸化させることにより、ＳｉＯ2 膜（キャパシタ絶縁
膜）８ａを形成する。このキャパシタ絶縁膜８ａは３０
〜２００Å程度の厚みで形成する。なお、ＳｉＯ2 膜８
ａの代わりに、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜との２層膜を
用いてもよい。
【００３７】次に、図８に示すように、ＣＶＤ法を用い
て５５０〜６５０℃の条件下で全面に１０００〜３００
０Å程度の厚みを有するポリシリコン層９ａを形成した
後パターニングすることによって、図９に示すような下
層のキャパシタ上部電極９ａを形成する。
【００３８】次に、図１０に示すように、下層のキャパ
シタ上部電極９ａの表面を酸化させることにより、３０
〜２００Å程度の厚みを有するＳｉＯ2 膜（キャパシタ
絶縁膜）８ｂを形成する。
【００３９】次に、図１１に示すように、写真製版技術
とエッチング技術を用いて、キャパシタ下部電極７ａの
表面を覆うキャパシタ絶縁膜８ａのうち、その上にキャ
パシタ上部電極９ａが形成されていないキャパシタ絶縁
膜８ａの所定部分を除去する。これにより、キャパシタ
下部電極７ａの所定の表面部分が露出される。
【００４０】次に、図１２に示すように、ＣＶＤ法を用
いて、５５０〜６５０℃の条件下で１０００〜２０００
Å程度の厚みを有するポリシリコン層７ｂを形成する。
このポリシリコン層７ｂはキャパシタ下部電極７ａと電
気的に接続されている。
【００４１】次に、図１３に示すように、写真製版技術
とエッチング技術を用いて、ポリシリコン層７ｂをパタ
ーニングすることによって、上層のキャパシタ下部電極
７ｂを形成する。ここで、上層のキャパシタ下部電極７
ｂは、下層のキャパシタ上部電極９ａの中央部分の上方
に位置する領域には形成されないようにパターニングす
る。
【００４２】次に、図１４に示すように、キャパシタ下
部電極７ａおよび７ｂの表面を酸化することにより、３
０〜２００Å程度の厚みを有するＳｉＯ2 膜（キャパシ
タ絶縁膜）８ｃを形成する。
【００４３】次に、図１５に示すように、キャパシタ絶
縁膜８ｂのうちその上にキャパシタ下部電極７ｂが形成
されていない領域の所定部分をエッチングにより除去す
る。これにより、下層のキャパシタ上部電極９ａ表面の
所定領域が露出されることになる。
【００４４】次に、図１６に示すように、ＣＶＤ法を用
いて、５５０〜６５０℃の条件下で、全面に１０００〜
３０００Åの厚みを有するポリシリコン層９ｂを形成す
る。
【００４５】次に、図１７に示すように、写真製版技術
とエッチング技術を用いて、ポリシリコン層９ｂをパタ
ーニングすることによって、上層のキャパシタ上部電極
９ｂを形成する。この上層のキャパシタ上部電極９ｂ
は、キャパシタ下部電極７ｂの上面および両側壁部分
と、キャパシタ下部電極７ａの両側壁部分とを覆うよう
に形成される。このようにして、キャパシタ下部電極７
（７ａ、７ｂ）と、キャパシタ上部電極９（９ａ、９
ｂ）とが形成される。すなわち、下層のキャパシタ上部
電極９ａを取囲むようにキャパシタ下部電極７ａおよび
７ｂが形成されるとともに、上層のキャパシタ上部電極
９ｂがキャパシタ下部電極７ｂの上面および側面とキャ
パシタ下部電極７ａの両方の側面とを覆うように形成さ
れる。
【００４６】次に、図１８に示すように、全面に層間絶
縁膜１０を形成する。次に、図１９に示すように、写真
製版技術とエッチング技術を用いて、層間絶縁膜１０の
ソース／ドレイン領域３ｂ上に位置する領域にコンタク
トホール１０ａを形成する。
【００４７】次に、図２０に示すように、ポリシリコン
層または、ポリシリコン層と金属シリサイド層との２層
膜などからなるビット線１１を形成する。
【００４８】最後に、図１に示したように、ＰＳＧ膜ま
たはＴＥＯＳ膜からなる層間絶縁膜１２を形成する。リ
フロー法またはエッチバック法を用いて層間絶縁膜１２
の表面を平坦化する。層間絶縁膜１２上にゲート電極５
に対応するように所定の間隔を隔ててアルミ配線１３を
形成する。これにより、本参考例のＤＲＡＭが完成され
る。なお、本参考例のキャパシタ下部電極７（７ａ、７
ｂ）とキャパシタ上部電極（９ａ、９ｂ）とキャパシタ
絶縁膜８（８ａ、８ｂ、８ｃ）とを形成する工程は、従
来の成膜方法と同様であり、その従来の成膜方法を複数
回繰り返すことによって容易に形成することができる。
【００４９】図２１は、本発明の他の参考例のスタック
トタイプキャパシタを備えたＤＲＡＭを示した断面構造
図である。図２１を参照して、この参考例のＤＲＡＭ
は、Ｐ型シリコン基板２１と、Ｐ型シリコン基板２１の
主表面上の所定領域に形成された素子分離のためのフィ
ールド酸化膜２２と、フィールド酸化膜２２によって囲
まれた活性領域にチャネル領域３６を挟むように所定の
間隔を隔てて形成された１対のソース／ドレイン領域２
３ａおよび２３ｂと、チャネル領域３６上にゲート酸化
膜２４を介して形成されたゲート電極２５と、ゲート電
極２５を覆うように形成された層間絶縁膜２６と、ソー
ス／ドレイン領域２３ａに電気的に接続されたキャパシ
タ下部電極２７（２７ａ、２７ｂ）と、キャパシタ下部
電極２７の表面上に形成されたキャパシタ絶縁膜２８
（２８ａ、２８ｂ、２８ｃ）と、キャパシタ絶縁膜２８
の表面上に形成されたキャパシタ上部電極２９（２９
ａ、２９ｂ）と、ソース／ドレイン領域２３ｂに電気的
に接続され、層間絶縁膜２６を介してゲート電極２５の
上方にまで延びて形成されたポリシリコンからなるパッ
ド層３２と、パッド層３２とキャパシタ下部電極２７お
よびキャパシタ上部電極２９とを絶縁するために形成さ
れたシリコン酸化膜３３と、キャパシタ上部電極２９を
覆うように形成され、パッド層３２上にコンタクトホー
ル３０ａを有する層間絶縁膜３０と、コンタクトホール
３０ａ内でパッド層３２に電気的に接続されるとともに
層間絶縁膜３０の表面上に沿って延びるように形成され
たポリシリコン層または、ポリシリコン層と金属シリサ
イド層との２層膜などからなるビット線３１と、全面を
覆うように形成され、その表面が平坦化された層間絶縁
膜３４と、層間絶縁膜３４上にゲート電極２５に対応す
るように所定の間隔を隔てて形成されたアルミ配線３５
とを備えている。
【００５０】ソース／ドレイン領域２３ａおよび２３ｂ
とゲート電極２５とによってメモリセルのトランスファ
ーゲートトランジスタが構成されている。キャパシタ下
部電極２７とキャパシタ絶縁膜２８とキャパシタ上部電
極２９とによってデータ信号に対応した電荷を蓄積する
ためのキャパシタが構成されている。キャパシタ下部電
極２７ａおよび２７ｂは、それぞれその厚みが１０００
〜２０００Å程度になるように形成されている。キャパ
シタ絶縁膜２８ａ、２８ｂ、２８ｃは、それぞれその厚
みが３０〜２００Å程度になるように形成されている。
キャパシタ上部電極２９ａおよび２９ｂは、それぞれそ
の厚みが１０００〜３０００Å程度になるように形成さ
れている。なお、キャパシタ下部電極２７およびキャパ
シタ上部電極２９は、ともにポリシリコン層によって形
成されている。
【００５１】この参考例では、図１に示した参考例と同
様に、下層のキャパシタ上部電極２９ａがＰ型シリコン
基板２１の主表面に沿った方向に延びるように形成され
ている。そして、下層のキャパシタ上部電極２９ａと上
層のキャパシタ上部電極２９ｂとは中央部分で電気的に
接続されている。下層のキャパシタ上部電極２９ａはキ
ャパシタ下部電極２７（２７ａ、２７ｂ）によって取囲
まれるように形成されている。また、上層のキャパシタ
上部電極２９ｂはキャパシタ下部電極２７ｂの上面およ
び両側壁部分ならびにキャパシタ下部電極２７ａの両側
壁部分を覆うように形成されている。
【００５２】ここで、この参考例では、図１に示した参
考例と異なり、ビット線３１とソース／ドレイン領域２
３ｂとの間にパッド層３２を介在させている。そしてこ
のパッド層３２の端部を覆うようにシリコン酸化膜３３
を形成する。これにより、キャパシタ下部電極２７ａが
シリコン酸化膜３３に乗上げたような構造になる。この
結果、キャパシタ下部電極２７ａにシリコン酸化膜３３
に対応した段差部分が生じ、この段差部分だけ図１に示
した第１実施例と比較してキャパシタ容量が増加され
る。この結果、この参考例の構造では、図１に示した参
考例の構造と比較してさらにキャパシタ容量を増加させ
ることができる。また、この参考例では、パッド層３２
によって、ビット線３１のコンタクト位置の許容範囲が
広がり、さらにビット線３１の段差が軽減されるので、
ビット線３１の形成が容易となる。
【００５３】図２２ないし図２７は、図２１に示した参
考例のＤＲＡＭの製造プロセスを説明するための断面構
造図である。図２１および図２２〜図２７を参照して、
次に本参考例のＤＲＡＭの製造プロセスについて説明す
る。
【００５４】まず、図２２に示すように、Ｐ型シリコン
基板２１の主表面上の所定領域に熱酸化法を用いて素子
分離のためのフィールド酸化膜２２を形成する。そし
て、ゲート酸化膜２４およびゲート電極２５ならびにゲ
ート電極２５上の酸化膜２６ａを形成する。その後、そ
れらをマスクとしてイオン注入することによってソース
／ドレイン領域２３ａおよび２３ｂを形成する。このイ
オン注入条件は、斜め回転イオン注入法を用いてリン
（Ｐ）を４０〜５０ＫｅＶ、約３×１０3 ａｔｏｍｓ／
ｃｍ2の条件下で行なう。この後、ゲート電極２５の側
壁部分に側壁酸化膜２６ｂを形成する。これによってゲ
ート電極２５を覆うように層間絶縁膜２６（２６ａ，２
６ｂ）が形成される。
【００５５】次に、図２３に示すように、ＣＶＤ法を用
いてポリシリコン層３２ａを形成する。
【００５６】次に、図２４に示すように、写真製版技術
とエッチング技術とを用いてポリシリコン層３２ａ（図
２３参照）をパターニングすることによってパッド層３
２を形成する。
【００５７】次に、図２５に示すように、全面にシリコ
ン酸化膜層３３ａを形成する。次に、図２６に示すよう
に、写真製版技術とエッチング技術を用いて、シリコン
酸化膜層３３ａをパターニングすることによってパッド
層３２の端部を覆うようにシリコン酸化膜３３を形成す
る。この後、図６ないし図２０に示した第１実施例の製
造プロセスと同様の製造プロセスを用いて、図２７に示
すような構造が得られる。そして、図２１に示したよう
に、層間絶縁膜３４を形成した後、アルミ配線３５を形
成することにより、本参考例のＤＲＡＭが完成される。
【００５８】図２８は、本発明の第１実施例によるスタ
ックトタイプキャパシタを備えたＤＲＡＭを示した断面
構造図である。図２８を参照して、この第１実施例のＤ
ＲＡＭは、Ｐ型シリコン基板４１と、Ｐ型シリコン基板
４１の主表面上の所定領域に形成された素子分離のため
のフィールド酸化膜４２と、フィールド酸化膜４２によ
って囲まれた活性領域にチャネル領域５４を挟むように
所定の間隔を隔てて形成されたソース／ドレイン領域４
３ａおよび４３ｂと、チャネル領域５４上にゲート酸化
膜４４を介して形成されたゲート電極４５と、ゲート電
極４５を覆うように形成された層間絶縁膜４６と、ソー
ス／ドレイン領域４３ａに電気的に接続されたキャパシ
タ下部電極４７（４７ａ，４７ｂ，４７ｃ）と、キャパ
シタ下部電極４７の表面上に形成されたキャパシタ絶縁
膜４８（４８ａ，４８ｂ，４８ｃ，４８ｄ）と、キャパ
シタ絶縁膜４８の表面上に形成されたキャパシタ上部電
極４９（４９ａ，４９ｂ）と、キャパシタ上部電極４９
を覆うように形成され、ソース／ドレイン領域４３ｂ上
にコンタクトホール５０ａを有する層間絶縁膜５０と、
コンタクトホール５０ａ内でソース／ドレイン領域４３
ｂに電気的に接続されるとともに層間絶縁膜５０の表面
上に沿って延びるように形成されたビット線５１と、全
面を覆うように形成され、その表面が平坦化されたＰＳ
Ｇ膜またはＴＥＯＳ膜からなる層間絶縁膜５２と、層間
絶縁膜５２上にゲート電極４５に対応するように形成さ
れたアルミ配線５３とを備えている。
【００５９】ソース／ドレイン領域４３ａおよび４３ｂ
とゲート電極４５とによってメモリセルのトランスファ
ーゲートトランジスタが構成されている。キャパシタ下
部電極４７およびキャパシタ上部電極４９はともにポリ
シリコン層によって形成されている。キャパシタ絶縁膜
４８は、ＳｉＯ2 膜または、ＳｉＯ2 膜とＳｉ3 Ｎ4と
の多層膜によって形成されている。
【００６０】キャパシタ下部電極４７は、第１層目のキ
ャパシタ下部電極４７ａと第２層目のキャパシタ下部電
極４７ｂと第３層目のキャパシタ下部電極４７ｃとによ
って構成されており、キャパシタ上部電極は第１層目の
キャパシタ上部電極４９ａと第２層目のキャパシタ上部
電極４９ｂとによって構成されている。第２層目のキャ
パシタ上部電極４９ｂと第１層目のキャパシタ上部電極
４９ａとは２ヵ所で電気的に接続されている。また、キ
ャパシタ下部電極４７は、Ｐ型シリコン基板４１の主表
面に対して垂直方向に延びる３つの部分から構成されて
おり、そのうち中央部分のキャパシタ下部電極４７はＴ
字状に形成されている。また、キャパシタ下部電極４７
は、第１層目のキャパシタ上部電極４９ａを取囲むよう
に形成されている。
【００６１】この第１実施例では、キャパシタ下部電極
４７が上記のように第１層目と第２層目と第３層目とか
らなる３層構造となっているので、図１に示した第１実
施例に比べてＰ型シリコン基板４１の表面からの高さが
高くなる。この結果、図１に示した参考例と比較してキ
ャパシタ下部電極４７とキャパシタ上部電極４９との対
向面積をさらに増大させることができる。この結果、図
６９に示した従来のＤＲＡＭと比較して同一平面積で約
３〜４倍程度のキャパシタ容量を得ることができる。し
たがって、この第３の実施例においても、半導体装置の
高集積化に伴って素子がさらに微細化された場合にも、
データの安定した記憶保持に必要なキャパシタ容量を確
保することができる。なお、キャパシタ下部電極４７
ａ、４７ｂ、４７ｃのそれぞれの層の厚みは、１０００
〜２０００Å程度であり、キャパシタ上部電極４９ａ、
４９ｂのそれぞれの層の厚みは１０００〜３０００Å程
度である。また、キャパシタ絶縁膜４８ａ，４８ｂ，４
８ｃおよび４８ｄのそれぞれの厚みは３０〜２００Å程
度である。
【００６２】図２９ないし図４７は、図２８に示した第
１実施例のＤＲＡＭの製造プロセス（第１工程〜第１９
工程）を説明するための断面構造図である。図２８およ
び図２９〜図４７を参照して、次に第１実施例のＤＲＡ
Ｍの製造プロセスについて説明する。
【００６３】まず、図２９に示すように、Ｐ型シリコン
基板４１上に熱酸化法を用いてフィールド酸化膜４２を
形成する。ゲート酸化膜層（図示せず）を熱酸化法によ
って形成した後ポリシリコンからなるゲート電極層（図
示せず）を形成する。そしてそのゲート電極層上に酸化
膜層（図示せず）を形成する。写真製版技術とエッチン
グ技術とを用いて、それらをパターニングすることによ
って、ゲート酸化膜４４、ゲート電極４４および酸化膜
４６ａを形成する。ゲート酸化膜４４、ゲート電極４５
および酸化膜４６ａをマスクとして、４０〜５０Ｋｅ
Ｖ、約３×１０3ａｔｏｍｓ／ｃｍ2 の条件下で斜め回
転イオン注入を行なうことによって、ソース／ドレイン
領域４３ａおよび４３ｂを形成する。そして、全面に酸
化膜（図示せず）を形成した後異方性エッチングを行な
うことによって、ゲート電極４５ａおよび酸化膜４６ａ
の側壁部分に側壁酸化膜４６ｂを形成する。これによ
り、酸化膜４６ａおよび側壁酸化膜４６ｂからなる層間
絶縁膜４６が形成される。
【００６４】次に、図３０に示すように、ＣＶＤ法を用
いて、５５０〜６５０℃の条件下で１０００〜２０００
Åの厚みを有するポリシリコン層（第１層目のキャパシ
タ下部電極）４７ａを形成する。
【００６５】次に、図３１に示すように、熱酸化法を用
いて第１層目のキャパシタ下部電極４７ａの表面に３０
〜２００Åの厚みを有するシリコン酸化膜（第１層目の
キャパシタ絶縁膜）４８ａを形成する。
【００６６】次に、図３２に示すように、写真製版技術
とエッチング技術とを用いて、第１層目のキャパシタ絶
縁膜４８ａをパターニングする。
【００６７】次に、図３３に示すように、ＣＶＤ法を用
いて５５０〜６５０℃の条件下で１０００〜２０００Å
の厚みを有するポリシリコン層（第２層目のキャパシタ
下部電極）４７ｂを形成する。
【００６８】次に、図３４に示すように、写真製版技術
とエッチング技術を用いて、第１層目のキャパシタ絶縁
膜４８ａ上に位置する第２層目のキャパシタ下部電極４
７ｂを除去する。
【００６９】次に、図３５に示すように、２層目のキャ
パシタ下部電極４７ｂの表面を熱酸化法によって酸化す
ることにより、３０〜２００Åの厚みを有するシリコン
酸化膜（第２層目のキャパシタ絶縁膜）４８ｂを形成す
る。これにより、第１層目のキャパシタ絶縁膜４８ａと
第２層目のキャパシタ絶縁膜４８ｂとが接続される。
【００７０】次に、図３６に示すように、ＣＶＤ法を用
いて５５０〜６５０℃の条件下で１０００〜３０００Å
の厚みを有するポリシリコン層（１層目のキャパシタ上
部電極）４９ａを形成する。
【００７１】次に、図３７に示すように写真製版技術と
エッチング技術とを用いて、第１層目のキャパシタ上部
電極４９ａを所定形状にパターニングする。すなわち、
第１層目のキャパシタ上部電極４９ａのうち第２層目の
キャパシタ下部電極４７ｂの上方に位置する領域の所定
部分を除去する。
【００７２】次に、図３８に示すように、熱酸化法を用
いて第１層目のキャパシタ上部電極４８ｃの表面に３０
〜２００Åの厚みを有するシリコン酸化膜（第３層目の
キャパシタ絶縁膜）４８ｃを形成する。
【００７３】次に、図３９に示すように、第１層目のキ
ャパシタ上部電極４９ａの周辺に位置する第２層目のキ
ャパシタ絶縁膜４８ｂを除去する。
【００７４】次に、図４０に示すように、ＣＶＤ法を用
いて、５５０〜６５０℃の条件下で１０００〜２０００
Åの厚みを有するポリシリコン層（第３層目のキャパシ
タ下部電極）４７ｃを形成する。
【００７５】次に、図４１に示すように、写真製版技術
とエッチング技術とを用いて、第１層目のキャパシタ上
部電極４９ａの上方の第３層目のキャパシタ下部電極４
７ｃの一部を除去するとともに、第１層目のキャパシタ
下部電極４７ａと第２層目のキャパシタ下部電極４７ｂ
と第３層目のキャパシタ下部電極４７ｃとが積層されて
いる部分の一部を除去する。これにより、第１層目のキ
ャパシタ下部電極４７ａと第２層目のキャパシタ下部電
極４７ｂと第３層目のキャパシタ下部電極４７ｃとから
なるキャパシタ下部電極４７が形成される。
【００７６】次に、図４２に示すように、熱酸化法を用
いて、第１層目のキャパシタ下部電極４７ａ、第２層目
のキャパシタ下部電極４７ｂおよび第３層目のキャパシ
タ下部電極４７ｃの表面上に３０〜２００Åの厚みを有
するシリコン酸化膜からなる第４層目のキャパシタ絶縁
膜４８ｄを形成する。
【００７７】次に、図４３に示すように、第１層目のキ
ャパシタ上部電極４９ａ上であって第３層目のキャパシ
タ下部電極４７ｃが除去されている部分に位置する第３
層目のキャパシタ絶縁膜４８ｃを除去する。
【００７８】次に、図４４に示すように、ＣＶＤ法を用
いて５５０〜６５０℃の条件下で全面に１０００〜３０
００Åの厚みを有するポリシリコン層からなる（第２層
目のキャパシタ上部電極）４９ｂを形成する。これによ
り、第１層目のキャパシタ上部電極４９ａと第２層目の
キャパシタ上部電極４９ｂとからなるキャパシタ上部電
極４９が形成される。
【００７９】次に、図４５に示すように、全面に層間絶
縁膜１０を形成する。次に、図４６に示すように、ソー
ス／ドレイン領域４３ｂ上に位置する層間絶縁膜５０に
コンタクトホール５０ａを形成する。
【００８０】次に、図４７に示すように、コンタクトホ
ール５０ａ内でソース／ドレイン領域４３ｂに電気的に
接続されるとともに層間絶縁膜５０の表面上に沿って延
びるようにビット線５１を形成する。
【００８１】最後に、図２８に示したように、ビット線
５１を覆うように層間絶縁膜５２を形成する。層間絶縁
膜５２の表面をリフロー法またはエッチバック法を用い
て平坦化する。その平坦化された層間絶縁膜５２の表面
上にゲート電極４５に対応してアルミ配線５３を形成す
る。これによって、第１実施例のＤＲＡＭが完成され
る。
【００８２】図４８は、本発明の第２実施例によるスタ
ックトタイプキャパシタを備えたＤＲＡＭの断面構造図
である。図４８を参照して、この第２実施例のＤＲＡＭ
は、Ｐ型シリコン基板６１と、Ｐ型シリコン基板６１の
主表面上の所定領域に形成された素子分離のためのフィ
ールド酸化膜６２と、フィールド酸化膜６２によって囲
まれた活性領域にチャネル領域７６を挟むように所定の
間隔を隔てて形成された１対のソース／ドレイン領域６
３ａおよび６３ｂと、チャネル領域７６上にゲート酸化
膜６４を介して形成されたゲート電極６５と、ゲート電
極６５を覆うように形成された層間絶縁膜６６と、ソー
ス／ドレイン領域６３ａに電気的に接続されたキャパシ
タ下部電極６７（６７ａ、６７ｂ、６７ｃ）と、キャパ
シタ下部電極６７の表面上に形成されたキャパシタ絶縁
膜６８（６８ａ、６８ｂ、６８ｃ、６８ｄ）と、キャパ
シタ絶縁膜６８の表面上に形成されたキャパシタ上部電
極６９（６９ａ、６９ｂ）と、ソース／ドレイン領域６
３ｂに電気的に接続され、層間絶縁膜６６を介してゲー
ト電極６５の上方にまで延びて形成されたポリシリコン
からなるパッド層７２と、パッド層７２のゲート電極６
５の上方に位置する端部を覆うとともに、パッド層と、
キャパシタ下部電極６７およびキャパシタ上部電極６９
とを絶縁するためのシリコン酸化膜７３と、キャパシタ
上部電極６９を覆うように形成され、パッド層７２上に
コンタクトホール７０ａを有する層間絶縁膜７０と、コ
ンタクトホール７０ａ内でパッド層７２に電気的に接続
されるとともに層間絶縁膜７０の表面上に沿って延びる
ように形成されたビット線７１と、ビット線７１を覆う
ように形成され、その表面が平坦化されたＰＳＧ膜また
はＴＥＯＳ膜からなる層間絶縁膜７４と、層間絶縁膜７
４上にゲート電極６５に対応して形成されたアルミ配線
７５とを備えている。ソース／ドレイン領域６３ａおよ
び６３ｂとゲート電極６５とによってメモリセルのトラ
ンスファーゲートトランジスタが構成されている。
【００８３】この第２実施例のキャパシタは、図２８に
示した第１実施例のキャパシタと基本的には同じ構造を
有している。しかし、この第２実施例では、ビット線７
１とソース／ドレイン領域６３ｂとの間にパッド層７２
を介在させている。そして、さらにそのパッド層７２
と、キャパシタ下部電極６７およびキャパシタ上部電極
６９との間にシリコン酸化膜７３を介在させている。こ
れにより、この第２実施例では、シリコン酸化膜７３の
段差部分に対応した分だけキャパシタ下部電極６７とキ
ャパシタ上部電極６９との対向面積が増加する。この結
果、この第２実施例のキャパシタ容量は図２８に示した
第１実施例と比較してシリコン酸化膜７３の段差分だけ
増加する。つまり、この第２実施例においても、図６９
に示した従来のＤＲＡＭと比較して同一平面積で約３〜
４倍程度キャパシタ容量が増加する。これにより、半導
体装置の高集積化に伴って素子がさらに微細化された場
合にも、データの記憶保持に十分なキャパシタ容量を確
保することができる。また、この第２実施例では、ビッ
ト線７１とソース／ドレイン領域６３ｂとの間にパッド
層７２を介在させることにより、ビット線７１の形成が
容易となる。すなわち、パッド層７２によって、ビット
線７１のコンタクト位置の許容範囲が広がり、さらに、
ビット線７１の段差が軽減されるので、ビット線７１の
形成が容易となる。なお、第１層目のキャパシタ下部電
極６７ａ、第２層目のキャパシタ下部電極６７ｂおよび
第３層目のキャパシタ下部電極６７ｃの厚みは、それぞ
れ１０００〜２０００Å程度である。また、第１層目の
キャパシタ絶縁膜６７ａ、第２層目のキャパシタ絶縁膜
６８ｂ、第３層目ののキャパシタ下部電極６８ｃおよび
第４層目のキャパシタ絶縁膜６８ｄの厚みは、それぞれ
３０〜２００Å程度である。第１層目のキャパシタ上部
電極６９ａおよび第２層目のキャパシタ上部電極６９ｂ
のそれぞれの厚みは、１０００〜３０００Å程度であ
る。
【００８４】図４９ないし図５４は、図４８に示した第
２実施例のＤＲＡＭの製造プロセスを説明するための断
面構造図である。図４８および図４９〜図５４を参照し
て、次に第２実施例のＤＲＡＭの製造プロセスについて
説明する。
【００８５】まず、図４９に示すように、Ｐ型シリコン
基板６１の主表面上の所定領域に熱酸化法を用いてフィ
ールド酸化膜６２を形成する。そして、ゲート酸化膜６
４、ゲート電極６５および酸化膜６６ａを形成した後、
それらをマスクとして４０〜５０ｋｅｖ、約３×１０3
ａｔｏｍｓ／ｃｍ2 の条件下でリン（Ｐ）を斜め回転イ
オン注入することによって、ソース／ドレイン領域６３
ａおよび６３ｂを自己整合的に形成する。全面に酸化膜
層（図示せず）を形成した後、異方性エッチングを行な
うことによってゲート電極６５の両側壁部分に側壁酸化
膜６６ｂを形成する。
【００８６】次に、図５０に示すように、ＣＶＤ法を用
いてポリシリコン層７２ａを形成する。ポリシリコン層
７２ａを写真製版技術およびエッチング技術を用いてパ
ターニングすることによって図５１に示したような形状
を有するパッド層７２を形成する。
【００８７】次に、図５２に示すように、ＣＶＤ法を用
いてシリコン酸化膜層７３ａを形成する。写真製版技術
およびエッチング技術を用いて、シリコン酸化膜層７３
ａをパターニングすることによって、図５３に示すよう
な形状のシリコン酸化膜７３を形成する。すなわち、パ
ッド層７２のゲート電極６５の上方に位置するエッジ部
を覆うような形状を有するシリコン酸化膜７３を形成す
る。この後、図３０ないし図４７に示した第１実施例の
ＤＲＡＭの製造プロセスと同様の工程を経ることによっ
て、図５４に示したような形状が得られる。
【００８８】最後に、図４８に示したように、ビット線
７１を覆うようにＰＳＧ膜またはＴＥＯＳ膜からなる層
間絶縁膜７４を形成する。リフロー法またはエッチバッ
ク法を用いて層間絶縁膜７４の表面を平坦化する。層間
絶縁膜７４上にゲート電極６５と対応するアルミ配線７
５を形成する。これにより、第２実施例のＤＲＡＭが完
成される。
【００８９】図５５は、本発明の第３実施例によるスタ
ックトタイプキャパシタを備えたＤＲＡＭの断面構造図
である。図５５を参照して、この第３実施例のＤＲＡＭ
は、Ｐ型シリコン基板８１と、Ｐ型シリコン基板８１の
主表面上の所定領域に形成された素子分離のためのフィ
ールド酸化膜８２と、フィールド酸化膜８２によって囲
まれた活性領域にチャネル領域９４を挟むように所定の
間隔を隔てて形成された１対のソース／ドレイン領域８
３ａおよび８３ｂと、チャネル領域９４上にゲート酸化
膜８４を介して形成されたゲート電極８５と、ゲート電
極８５を覆うように形成された層間絶縁膜８６と、ソー
ス／ドレイン領域８３ａに電気的に接続され、層間絶縁
膜８６を介してゲート電極８５の上方に延びるように形
成されたキャパシタ下部電極８７（８７ａ、８７ｂ）
と、キャパシタ下部電極８７の表面上に形成されたキャ
パシタ絶縁膜８８（８８ａ、８８ｂ、８８ｃ）と、キャ
パシタ絶縁膜８８の表面上に形成されたキャパシタ上部
電極８９（８９ａ、８９ｂ）と、キャパシタ上部電極８
９を覆うように形成され、ソース／ドレイン領域８３ｂ
上にコンタクトホール９０ａを有する層間絶縁膜９０
と、コンタクトホール９０ａ内でソース／ドレイン領域
８３ｂに電気的に接続されるとともに層間絶縁膜９０の
表面上に沿って延びるように形成されたビット線９１
と、ビット線９１を覆うように形成され、その表面が平
坦化されたＰＳＧ膜またはＴＥＯＳ膜からなる層間絶縁
膜９２と、層間絶縁膜９２上にゲート電極８５に対応す
るように形成されたアルミ配線９３とを備えている。
【００９０】ソース／ドレイン領域８３ａおよび８３ｂ
とゲート電極８５とによってメモリセルのトランスファ
ーゲートトランジスタが構成されている。キャパシタ下
部電極８７と、キャパシタ絶縁膜８８と、キャパシタ上
部電極８９とによってデータ信号に対応した電荷を蓄積
するためのスタックトタイプキャパシタが構成されてい
る。
【００９１】すなわち、キャパシタ下部電極８７は、ソ
ース／ドレイン領域８３ａに電気的に接続されるととも
に層間絶縁膜８６を介してゲート電極８５の上方に延び
て形成された第１層目のキャパシタ下部電極８７ａと、
Ｐ型シリコン基板８１の主表面に対して垂直方向に延び
るように形成された第２層目のキャパシタ下部電極８７
ｂとによって構成されている。また、キャパシタ上部電
極８９は、Ｐ型シリコン基板８１の表面に沿って延びる
ように形成された第１層目のキャパシタ上部電極８９ａ
と、第１層目のキャパシタ下部電極８９ａと所定位置で
電気的に接続され、キャパシタ下部電極８７の上面部分
および両側壁部分を覆うように形成された第２層目のキ
ャパシタ上部電極８９ｂとによって構成されている。さ
らに、キャパシタ下部電極８７は、Ｐ型シリコン基板８
１の主表面に対して垂直方向に延びる３つの部分から構
成され、そのうち中央の部分ではＴ字状になるように形
成されている。すなわち、キャパシタ下部電極８７は、
第１層目のキャパシタ上部電極８９ａを取囲むように形
成されている。これにより、図６９に示した従来のＤＲ
ＡＭと比較して同一平面積で約２倍から３倍程度のキャ
パシタ容量を確保することができる。したがって、この
第３実施例においても、半導体装置の高集積化に伴って
素子がさらに微細化された場合にもデータの安定した記
憶保持に十分なキャパシタ容量を確保することができ
る。なお、キャパシタ下部電極８７ａおよび８７ｂは、
ポリシリコンから構成されており、それぞれ１０００〜
２０００Å程度の厚みを有している。また、キャパシタ
絶縁膜８８（８８ａ，８８ｂ，８８ｃ）はＳｉＯ2 膜ま
たは、ＳｉＯ2 膜とＳｉ3 Ｎ4 との２層膜によって構成
され、その厚みは３０〜２００Å程度である。キャパシ
タ上部電極８９ａおよび８９ｂはポリシリコンによって
構成され、それぞれ１０００〜３０００Å程度の厚みを
有する。
【００９２】図５６ないし図６０は、図５５に示した第
３実施例の製造プロセスを説明するための断面構造図で
ある。図５５および図５６〜図６０を参照して、次に第
３実施例のＤＲＡＭの製造プロセスについて説明する。
【００９３】まず、図５６に示すように、Ｐ型シリコン
基板８１の主表面上の所定領域に素子分離のためのフィ
ールド酸化膜８２を熱酸化法を用いて形成する。ゲート
酸化膜８４とゲート電極８５と酸化膜８６ａとを形成す
る。そしてそれらをマスクとして４０〜５０ｋｅｖ，約
３×１０3 ａｔｏｍｓ／ｃｍ2 の条件下でリン（Ｐ）を
斜め回転をイオン注入することによってソース／ドレイ
ン領域８３ａおよび８３ｂを形成する。全面に酸化膜
（図示せず）を形成した後、異方性エッチングすること
によってゲート電極８５の両側壁部分に側壁酸化膜８６
ｂを形成する。
【００９４】次に、図５７に示すように、ＣＶＤ法を用
いて５５０〜６５０℃の条件下で１０００〜２０００Å
の厚みを有する第１層目のキャパシタ下部電極８７ａを
形成する。
【００９５】次に、図５８に示すように、第１層目のキ
ャパシタ下部電極８７ａの表面を酸化させることによっ
て３０〜２００Åの厚みを有し、ＳｉＯ2 からなる第１
層目のキャパシタ絶縁膜８８ａを形成する。第１層目の
キャパシタ下部電極８８ａ上にＣＶＤ法を用いて５５０
〜６５０℃の条件下で１０００〜３０００Åの厚みを有
する第１層目のキャパシタ上部電極８９ａを形成する。
写真製版技術とエッチング技術を用いて第１層目のキャ
パシタ上部電極８９ａをパターニングすることによって
図５９に示したような形状の第１層目のキャパシタ上部
電極８９ａを形成する。この後、図３８〜図４７に示し
た第１実施例と同様の製造プロセスを経て図６０に示し
たような構造が得られる。
【００９６】最後に、図５５に示したように、ビット線
９１を覆うように層間絶縁膜９２を形成した後、リフロ
ー法またはエッチバック法を用いて層間絶縁膜９２の表
面を平坦化する。そして、層間絶縁膜９２上にゲート電
極８５と対応するようにアルミ配線９３を形成する。こ
のようにして、この第３実施例のＤＲＡＭが完成され
る。
【００９７】図６１は、本発明の第４実施例によるＤＲ
ＡＭの断面構造図である。図６１を参照して、この第４
実施例のＤＲＡＭは、Ｐ型シリコン基板１０１と、Ｐ型
シリコン基板１０１の主表面上の所定領域に形成された
素子分離のためのフィールド酸化膜１０２と、フィール
ド酸化膜１０２によって囲まれた活性領域にチャネル領
域１１４を挟むように所定の間隔を隔てて形成された１
対のソース／ドレイン領域１０３ａおよび１０３ｂと、
チャネル領域１１４上にゲート酸化膜１０４を介して形
成されたゲート電極１０５と、ゲート電極１０５を覆う
ように形成された層間絶縁膜１０６と、ソース／ドレイ
ン領域１０３ａに電気的に接続されるとともに層間絶縁
膜１０６を介してゲート電極１０５の上方に延びるよう
に形成されたキャパシタ下部電極１０７（１０７ａ、１
０７ｂ）と、キャパシタ下部電極１０７の表面上に形成
されたキャパシタ絶縁膜１０８（１０８ａ、１０８ｂ、
１０８ｃ）と、キャパシタ絶縁膜１０８の表面上に形成
されたキャパシタ上部電極１０９（１０９ａ、１０９
ｂ）と、ソース／ドレイン領域１０３ｂに電気的に接続
され、層間絶縁膜１０６を介してゲート電極１０５の上
方に延びて形成されたポリシリコンからなるパッド層１
１２と、パッド層１１２のゲート電極１０５の上方に位
置するエッジ部を覆うとともに、パッド層１１２とキャ
パシタ下部電極１０７およびキャパシタ上部電極１０９
との絶縁のためのシリコン酸化膜１１３と、キャパシタ
上部電極１０９を覆うように形成され、パッド層１１２
上にコンタクトホール１１０ａを有する層間絶縁膜１１
０と、コンタクトホール１１０ａ内でパッド層１１２に
電気的に接続されるとともに層間絶縁膜１１０の表面上
に沿って延びるように形成されたビット線１１１と、ビ
ット線１１１を覆うように形成され、その表面が平坦化
されたＰＳＧ膜またはＴＥＯＳ膜からなる層間絶縁膜１
１２と、層間絶縁膜１１２上にゲート電極１０５と対応
するように形成されたアルミ配線１１３とを備えてい
る。
【００９８】ソース／ドレイン領域１０３ａおよび１０
３ｂとゲート電極１０５とによってメモリセルのトラン
スファーゲートトランジスタが構成されている。キャパ
シタ下部電極１０７は、ソース／ドレイン領域１０３ａ
に電気的に接続されるとともに層間絶縁膜１０６を介し
てゲート電極１０５の上方に延びるように形成された第
１層目のキャパシタ下部電極１０７ａと、第１層目のキ
ャパシタ下部電極１０７ａに電気的に接続され、Ｐ型シ
リコン基板１０１の主表面に対して垂直方向に延びて形
成された第２層目のキャパシタ下部電極１０７ｂとから
構成されている。そして、キャパシタ下部電極１０７
は、Ｐ型シリコン基板１０１の主表面に対して垂直方向
に延びる３つの部分から構成されており、そのうち中央
部分ではＴ字状に形成されている。キャパシタ上部電極
１０９は、第１層目のキャパシタ下部電極１０７ａと第
２層目のキャパシタ下部電極１０７ｂとの間に位置しＰ
型シリコン基板１０１に沿って延びる方向に形成された
第１層目のキャパシタ上部電極１０９ａと、第１層目の
キャパシタ上部電極１０９ａと所定の箇所で電気的に接
続されるとともにキャパシタ下部電極１０７の上面およ
び両側壁部分を覆うように形成された第２層目のキャパ
シタ上部電極１０９ｂとから構成されている。すなわ
ち、第１層目のキャパシタ上部電極１０９ａはキャパシ
タ下部電極１０７によって取囲まれている。このような
構造は、図５５に示した第３実施例のキャパシタ部分と
ほぼ同様の構造である。
【００９９】しかし、この第４実施例においては、第３
実施例と異なり、ビット線１１１とソース／ドレイン領
域１０３ｂとの間にパッド層１１２を介在させてそのパ
ッド層１１２のエッジ部分を覆うようにシリコン酸化膜
１１３を形成している。これにより、第１層目のキャパ
シタ下部電極１０７ａはシリコン酸化膜１１３に乗上げ
たような構造となり、第１層目のキャパシタ下部電極１
０７ａはシリコン酸化膜１１３の段差部分を反映した形
状となる。この結果、シリコン酸化膜１１３の段差分だ
け第３実施例に比べてキャパシタ下部電極１０７とキャ
パシタ上部電極１０９との対向面積が増加する。これに
より、この第４実施例では、第３実施例と比較してさら
にキャパシタ容量を増大させることができる。したがっ
て、この第４実施例においても、半導体装置の高集積化
に伴って素子が微細化された場合にもデータの安定した
記憶保持に十分なキャパシタ容量を確保することができ
る。
【０１００】なお、第１層目のキャパシタ下部電極１０
７ａと第２層目のキャパシタ下部電極１０７ｂはポリシ
リコンから構成され、それぞれ１０００〜２０００Å程
度の厚みを有している。キャパシタ絶縁膜１０８ａ、１
０８ｂおよび１０８ｃはＳｉＯ2 膜またはＳｉＯ2 膜と
Ｓｉ3 Ｎ4 膜との多層膜などによって構成され、そのそ
れぞれの厚みは３０〜２００Å程度である。第１層目の
キャパシタ上部電極１０９ａおよび第２層目のキャパシ
タ上部電極１０９ｂは、ポリシリコンによって構成され
ており、それぞれの厚みは１０００〜３０００Å程度で
ある。
【０１０１】この第４実施例においても、第２実施例と
同様、パッド層１１２をビット線１１１とソース／ドレ
イン領域１０３ｂとの間に介在させることによって、ビ
ット線１１１の段差部分が軽減されるとともにビット線
１１１のコンタクトマージンが拡大される。この結果、
ビット線１１１の形成が容易となる。
【０１０２】図６２ないし図６７は、図６１に示した第
４実施例のＤＲＡＭの製造プロセスを説明するための断
面構造図である。図６１および図６２〜図６７を参照し
て、次に第４実施例のＤＲＡＭの製造プロセスについて
説明する。
【０１０３】まず、図６２に示すように、Ｐ型シリコン
基板１０１の主表面上の所定領域に熱酸化法を用いて素
子分離のためのフィールド酸化膜１０２を形成する。そ
して、ゲート酸化膜１０４とゲート電極１０５と酸化膜
１０６ａとを形成する。そしてそれらをマスクとして不
純物をイオン注入することによって自己整合的にソース
／ドレイン領域１０３ａおよび１０３ｂを形成する。な
お、このイオン注入条件は、斜め回転イオン注入を用い
てリン（Ｐ）を４０〜５０ＫｅＶ、約３×１０3 ａｔｏ
ｍｓ／ｃｍ2 の条件下で形成する。そして、全面を覆う
ように酸化膜（図示せず）を形成した後異方性エッチン
グすることによってゲート電極１０５の両側壁部分に側
壁酸化膜１０６ｂを形成する。
【０１０４】次に、図６３に示すように、ＣＶＤ法を用
いてポリシリコン層１１２ａを形成する。ポリシリコン
層１１２ａを写真製版技術とエッチング技術を用いてパ
ターニングすることによって、図６４に示したような形
状を有するパッド層１１２を形成する。
【０１０５】次に、図６５に示すように、全面にＣＶＤ
法を用いてシリコン酸化膜層１１３ａを形成する。そし
て、写真製版技術およびエッチング技術を用いてパター
ニングすることによって、図６６に示すようなシリコン
酸化膜１１３を形成する。すなわち、パッド層１１２の
ゲート電極１０５の上方に位置するエッジ部を覆うよう
にシリコン酸化膜１１３を形成する。この後、図５７〜
図６０に示した第３実施例と同様の製造プロセスを経
て、図６７に示したような構造が得られる。
【０１０６】最後に、図６１に示したように、ビット線
１１１を覆うように層間絶縁膜１１４を形成する。層間
絶縁膜１１４の表面をリフロー法またはエッチバック法
を用いて平坦化する。層間絶縁膜１１４上にゲート電極
１０５と対応するようにアルミ配線１１５を形成する。
これによって、第４実施例のＤＲＡＭが完成される。
【０１０７】
【発明の効果】請求項１に記載の本発明の半導体装置の
構成によれば、キャパシタ下部電極が、キャパシタ上部
電極の下層の上下面および側面を覆うように、かつ、底
部が半導体基板の主表面の不純物拡散領域に接するよう
に形成されるとともに、所定の縦断面において、それぞ
れ所定の間隔を隔てて横に並ぶ第１，第２および第３の
立壁部を含むことにより、キャパシタ上部電極とキャパ
シタ下部電極との対向面積を大幅に増加させることがで
きる。そのため、半導体装置において素子がさらに微細
化された場合にも、データの安定した記憶保持のために
十分なキャパシタ容量を確保することができ、高い集積
度および記憶容量を備えた半導体記憶装置を提供するこ
とができる。また、キャパシタ上部電極の上層と下層と
が、第１の立壁部と第２の立壁部との間、および第２の
立壁部と第３の立壁部との間において電気的に接続され
ていることにより、キャパシタ上部電極の上層と下層と
の電気的導通を良好に保持することができるため、良好
な電気特性を有する半導体記憶装置を提供することがで
きる。
【０１０８】また、請求項２に記載の本発明の半導体装
置の構成によれば、第２の立壁部が、所定の縦断面にお
いて略Ｔ字形状を有することにより、さらに高い集積度
および記憶容量を有する半導体記憶装置を提供すること
ができる。
【図面の簡単な説明】
【図１】本発明を説明する上で参考となる構造を有する
のスタックトタイプキャパシタを備えたＤＲＡＭを示し
た断面構造図である。
【図２】図１に示した参考例のＤＲＡＭの製造プロセス
の第１工程を説明するための断面構造図である。
【図３】図１に示した参考例のＤＲＡＭの製造プロセス
の第２工程を説明するための断面構造図である。
【図４】図１に示した参考例のＤＲＡＭの製造プロセス
の第３工程を説明するための断面構造図である。
【図５】図１に示した参考例のＤＲＡＭの製造プロセス
の第４工程を説明するための断面構造図である。
【図６】図１に示した参考例のＤＲＡＭの製造プロセス
の第５工程を説明するための断面構造図である。
【図７】図１に示した参考例のＤＲＡＭの製造プロセス
の第６工程を説明するための断面構造図である。
【図８】図１に示した参考例のＤＲＡＭの製造プロセス
の第７工程を説明するための断面構造図である。
【図９】図１に示した参考例のＤＲＡＭの製造プロセス
の第８工程を説明するための断面構造図である。
【図１０】図１に示した参考例のＤＲＡＭの製造プロセ
スの第９工程を説明するための断面構造図である。
【図１１】図１に示した参考例のＤＲＡＭの製造プロセ
スの第１０工程を説明するための断面構造図である。
【図１２】図１に示した参考例のＤＲＡＭの製造プロセ
スの第１１工程を説明するための断面構造図である。
【図１３】図１に示した参考例のＤＲＡＭの製造プロセ
スの第１２工程を説明するための断面構造図である。
【図１４】図１に示した参考例のＤＲＡＭの製造プロセ
スの第１３工程を説明するための断面構造図である。
【図１５】図１に示した参考例のＤＲＡＭの製造プロセ
スの第１４工程を説明するための断面構造図である。
【図１６】図１に示した参考例のＤＲＡＭの製造プロセ
スの第１５工程を説明するための断面構造図である。
【図１７】図１に示した参考例のＤＲＡＭの製造プロセ
スの第１６工程を説明するための断面構造図である。
【図１８】図１に示した参考例のＤＲＡＭの製造プロセ
スの第１７工程を説明するための断面構造図である。
【図１９】図１に示した参考例のＤＲＡＭの製造プロセ
スの第１８工程を説明するための断面構造図である。
【図２０】図１に示した参考例のＤＲＡＭの製造プロセ
スの第１９工程を説明するための断面構造図である。
【図２１】本発明を説明する上で参考となる他の構造を
有するスタックトタイプキャパシタを備えたＤＲＡＭを
示した断面構造図である。
【図２２】図２１に示した参考例のＤＲＡＭの製造プロ
セスの第１工程を説明するための断面構造図である。
【図２３】図２１に示した参考例のＤＲＡＭの製造プロ
セスの第２工程を説明するための断面構造図である。
【図２４】図２１に示した参考例のＤＲＡＭの製造プロ
セスの第３工程を説明するための断面構造図である。
【図２５】図２１に示した参考例のＤＲＡＭの製造プロ
セスの第４工程を説明するための断面構造図である。
【図２６】図２１に示した参考例のＤＲＡＭの製造プロ
セスの第５工程を説明するための断面構造図である。
【図２７】図２１に示した参考例のＤＲＡＭの製造プロ
セスの第６工程を説明するための断面構造図である。
【図２８】本発明の第１実施例によるスタックトタイプ
キャパシタを備えたＤＲＡＭを示した断面構造図であ
る。
【図２９】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第１工程を説明するための断面構造図であ
る。
【図３０】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第２工程を説明するための断面構造図であ
る。
【図３１】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第３工程を説明するための断面構造図であ
る。
【図３２】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第４工程を説明するための断面構造図であ
る。
【図３３】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第５工程を説明するための断面構造図であ
る。
【図３４】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第６工程を説明するための断面構造図であ
る。
【図３５】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第７工程を説明するための断面構造図であ
る。
【図３６】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第８工程を説明するための断面構造図であ
る。
【図３７】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第９工程を説明するための断面構造図であ
る。
【図３８】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第１０工程を説明するための断面構造図であ
る。
【図３９】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第１１工程を説明するための断面構造図であ
る。
【図４０】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第１２工程を説明するための断面構造図であ
る。
【図４１】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第１３工程を説明するための断面構造図であ
る。
【図４２】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第１４工程を説明するための断面構造図であ
る。
【図４３】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第１５工程を説明するための断面構造図であ
る。
【図４４】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第１６工程を説明するための断面構造図であ
る。
【図４５】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第１７工程を説明するための断面構造図であ
る。
【図４６】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第１８工程を説明するための断面構造図であ
る。
【図４７】図２８に示した第１実施例のＤＲＡＭの製造
プロセスの第１９工程を説明するための断面構造図であ
る。
【図４８】本発明の第２実施例によるスタックトタイプ
キャパシタを備えたＤＲＡＭを示した断面構造図であ
る。
【図４９】図４８に示した第２実施例のＤＲＡＭの製造
プロセスの第１工程を説明するための断面構造図であ
る。
【図５０】図４８に示した第２実施例のＤＲＡＭの製造
プロセスの第２工程を説明するための断面構造図であ
る。
【図５１】図４８に示した第２実施例のＤＲＡＭの製造
プロセスの第３工程を説明するための断面構造図であ
る。
【図５２】図４８に示した第２実施例のＤＲＡＭの製造
プロセスの第４工程を説明するための断面構造図であ
る。
【図５３】図４８に示した第２実施例のＤＲＡＭの製造
プロセスの第５工程を説明するための断面構造図であ
る。
【図５４】図４８に示した第２実施例のＤＲＡＭの製造
プロセスの第６工程を説明するための断面構造図であ
る。
【図５５】本発明の第３実施例によるスタックトタイプ
キャパシタを備えたＤＲＡＭを示した断面構造図であ
る。
【図５６】図５５に示した第３実施例のＤＲＡＭの製造
プロセスの第１工程を説明するための断面構造図であ
る。
【図５７】図５５に示した第３実施例のＤＲＡＭの製造
プロセスの第２工程を説明するための断面構造図であ
る。
【図５８】図５５に示した第３実施例のＤＲＡＭの製造
プロセスの第３工程を説明するための断面構造図であ
る。
【図５９】図５５に示した第３実施例のＤＲＡＭの製造
プロセスの第４工程を説明するための断面構造図であ
る。
【図６０】図５５に示した第３実施例のＤＲＡＭの製造
プロセスの第５工程を説明するための断面構造図であ
る。
【図６１】本発明の第４実施例によるスタックトタイプ
キャパシタを備えたＤＲＡＭを示した断面構造図であ
る。
【図６２】図６１に示した第４実施例のＤＲＡＭの製造
プロセスの第１工程を説明するための断面構造図であ
る。
【図６３】図６１に示した第４実施例のＤＲＡＭの製造
プロセスの第２工程を説明するための断面構造図であ
る。
【図６４】図６１に示した第４実施例のＤＲＡＭの製造
プロセスの第３工程を説明するための断面構造図であ
る。
【図６５】図６１に示した第４実施例のＤＲＡＭの製造
プロセスの第４工程を説明するための断面構造図であ
る。
【図６６】図６１に示した第４実施例のＤＲＡＭの製造
プロセスの第５工程を説明するための断面構造図であ
る。
【図６７】図６１に示した第４実施例のＤＲＡＭの製造
プロセスの第６工程を説明するための断面構造図であ
る。
【図６８】一般的なＤＲＡＭの構成を示したブロック図
である。
【図６９】従来のスタックトタイプキャパシタを備えた
ＤＲＡＭを示した断面構造図である。
【図７０】図６９に示した従来のＤＲＡＭの製造プロセ
スの第１工程を説明するための断面構造図である。
【図７１】図６９に示した従来のＤＲＡＭの製造プロセ
スの第２工程を説明するための断面構造図である。
【図７２】図６９に示した従来のＤＲＡＭの製造プロセ
スの第３工程を説明するための断面構造図である。
【図７３】図６９に示した従来のＤＲＡＭの製造プロセ
スの第４工程を説明するための断面構造図である。
【図７４】図６９に示した従来のＤＲＡＭの製造プロセ
スの第５工程を説明するための断面構造図である。
【図７５】図６９に示した従来のＤＲＡＭの製造プロセ
スの第６工程を説明するための断面構造図である。
【図７６】図６９に示した従来のＤＲＡＭの製造プロセ
スの第７工程を説明するための断面構造図である。
【図７７】図６９に示した従来のＤＲＡＭの製造プロセ
スの第８工程を説明するための断面構造図である。
【図７８】図６９に示した従来のＤＲＡＭの製造プロセ
スの第９工程を説明するための断面構造図である。
【符号の説明】
１：Ｐ型シリコン基板 ２：フィールド酸化膜 ３ａ、３ｂ：ソース／ドレイン領域 ４：ゲート酸化膜 ５：ゲート電極 ６：層間絶縁膜 ７：キャパシタ下部電極 ８：キャパシタ絶縁膜 ９：キャパシタ上部電極 １０：層間絶縁膜 １１：ビット線 １２：層間絶縁膜 １３：アルミ配線 １４：チャネル領域 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 上層と下層とを有し、前記上層と下層と
    が電気的に接続されたキャパシタ上部電極と、 前記キャパシタ上部電極の前記下層の上下面および側面
    を覆うように、かつ、底部が半導体基板の主表面の不純
    物拡散領域に接するように形成されたキャパシタ下部電
    極と、 前記キャパシタ上部電極と前記キャパシタ下部電極との
    間に介在するキャパシタ絶縁膜とを備え、 前記キャパシタ下部電極は、所定の縦断面において、そ
    れぞれ所定の間隔を隔てて横に並ぶ第１，第２および第
    ３の立壁部を含み、 前記第２の立壁部は前記第１の立壁部と前記第３の立壁
    部との間に位置し、前記キャパシタ上部電極の前記上層
    と下層とは、前記所定の縦断面において、前記第１の立
    壁部と前記第２の立壁部との間、および前記第２の立壁
    部と前記第３の立壁部との間において電気的に接続され
    ている、半導体装置。
  2. 【請求項２】 前記第２の立壁部が、前記所定の縦断面
    において略Ｔ字形状を有する、請求項１記載の半導体装
    置。
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