KR920005632B1 - 다층 산화 실리콘 질화 실리콘 유전체의 반도체장치 및 그의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 다층 절연막을 용량으로 구성한 다아나믹 랜덤 액세스 메모리 셀의 개략적인 단면도.
제2도는 제1도의 다층 절연막을 설명하기 위한 확대 단면도.
제3도는 제1도에서 고체 상태 소자의 용량부를 적어도 제조하는 제조방법의 설명도.
제4도는 제1도에서 설명된 캐패시터의 누설 전류에 증가된 전압특성을 설명하는 특성도.
제5도는 열산화, 질화 실리콘, 질화실리콘/산화실리콘 2층막의 상대적인 절연 파괴(TDDB)수명을 나타내는 설명도.
제6도는 0.1% 누적 불량을 갖는 질화실리콘/산화실리콘층과 9nm의 질화실리콘 및 결함없는 막에 대한 실효 전계대 절연파괴(TDDB)수명을 나타내는 설명도.
제7도는 2,5와 8nm 이산화실리콘층에 대한 유전체의 실효 두께와 에러 또는 결합율 사이의 관계를 나타낸 도면.
제8도는 질화실리콘층의 두께와 유전체 및 용량의 실효 두께사이의 관계를 나타낸 도면.
제9도는 실용상 충분한 신뢰성을 갖는 산화실리콘의 두께대 질화실리콘의 두께의 범위를 나타낸 도면.
제10도는 1∼3nm의 자연 산화막에 적용된 질화실리콘막의 누적 불량율대 절연파괴(TDDB)수명의 설명도.
제11도는 본 발명의 제2의 실시예의 다이나믹 랜덤 액세스 메모리의 개략적인 단면도.
제12도는 제11도에서 고체 상태 소자를 제조하기 위한 방법의 설명도.
본 발명은 반도체장치의 기술에 관한 것으로, 특히 극히 높은 집적밀도인 반도체칩의 용량소자에 적용할수 있는 반도체 장치에 관한 것이다.
이것에 대해서는 다음의 참고문헌에 기술한다. 그러나, 유전절연체를 갖는 다른 반도체장치에 대해서도 적용할 수 있다.
지금까지, 반도체 메모리장치는 일체로된 축적 용량구조로 되어 있었다. 일반적으로, 이러한 용량구조는 유전체층에 의해 분리된 1쌍의 다결정 전극을 포함한다. 거의 통상적으로 유전체층은 이산화 실리콘의 층이다. 제조 기술에서, 하부 다결정 전극은 고온, 예를들면 900℃에서 산화되어 이산화 실리콘 절연층을 형성한다. 상부 다결정 실리콘 전극은 하부 다결정 전극의 산화된 표면 위에 성장된다. 열산화는 단결정 실리콘에 대한 효율적인 기술이지만, 다결정 실리콘의 고온산화라는 문제점을 수반한다. 일반적으로 열산화된 다결정 실리콘은 누설전류가 크고, 파괴내압도 낮으며, 열산화된 단결정 실리콘보다 초기 결함이 많다.
이산화 실리콘외에, 고유전율의 유전체막으로써, 질화실리콘, 산화탄탈륨등의 다른 고유전율의 유전체막 또는 이들 막의 다층막등이 제안되어 실용화 되었다. 예를들면, 1979년 4월 24일 발행된 고야나끼등의 USP. No. 4,151,607과 1985년 3월 19일에 발행된 보어등의 USP. No.4,505,026호를 참조한다.
기따의 일본국 특허공개공보 소화 61-85857(1986년 3월 1일 공개)에는 다층 절연구조가 기재되어 있다. 100nm의 다결정 실리콘층이 저압 화학기상 성장된다. 20nm의 질화실리콘층이 다결정 실리콘층 위에 저압화학기상 성장된다. 에칭후에, 질화 실리콘층을 열산화하여 2nm의 이산화 실리콘층을 형성한다. 다결정 실리콘 전극층은 이산화 실리콘 위에 탑재된다.
상술한 것과 캐패시터 절연을 위해 제안된 다층 절연막은 캐패시터 절연막에 대해서 만족스럽지 못했다. 제안된 다층 절연막은 최적의 용량 특성, 낮은 누설전류, 낮은 결함 발생률, 고신뢰성, 고용량등을 얻기 위해서는 부족하였다. 20nm층, 특히, 12nm 이하의 층등의 얇은 질화실리콘층은 더 얇은 층보다 용량이 낮아져서 적합하지 못하였다.
본 발명의 목적은 상술한 문제점을 해결한 새롭고 개량된 유전체 절연막을 제공하는 것이다.
본 발명의 제1의 과점에 의하면, 반도체 장치를 제조하는 방법을 제공하는 것이다. 즉, 다결정 실리콘층을 형성하고, 이 다결정 실리콘층 위에 얇은 산화막을 형성한다. 다음에, 이 산화막위에 질화실리콘층을 형성한다. 질회실리콘층의 두께는 1186nm 이하이다. 다음에 산화되지 않은 인접한 산화막에 적어도 3nm의 질화 실리콘층을 남겨도 또 다른 산화로부터 다결정 실리콘층을 보호하도록, 실리콘-질소층의 노출된 표면을 산화한다. 다음에, 이 실리콘-질소층 위에 전극층을 형성한다.
본 발명의 다른 관점에 의하면 반도체 장치를 제조하는 방법의 개량을 제공하는 것이다. 즉, 산화실리콘막을 기판상에 형성한다. 다음에, 이 산화막위에 질화실리콘층을 형성하고, 그 일부를 산화하여 산화실리콘층을 형성한다. 개량방법에서는 질화실리콘층이
이상,
이하의 두께로 형성되며, 여기서 tSIO는 산화실리콘층의 두께, t0는 산화막의 두께, ESIN은 질화실리콘층의 비유전율, ESIO는 산화실리콘의 비유전율이다.
본 발명의 또 다른 관점에 의하면, 캐패시터는 반도체장치와 일체적으로 구성된다. 캐패시터는 제1의 표면위에 얇은 산화막을 갖는 다결정 실리콘층으로된 하부 전극을 포함한다. 또한, 다층 유전체는 산화막 위에 마련된 질화실리콘층과 질화 실리콘막위에 마련된 산화실리콘층을 포함한다. 질화실리콘층의 두께는 3과 18nm사이이고, 산화실리콘층의 두께는1nm와
사이이다. 상부 전극은 다층 유전체에 탑재되어 있다.
본 발명의 또 다른 관점에 의하면, 반도체 장치가 마련되는 것이다. 다결정 실리콘층은 그의 한쪽의 표면위에 산화막을 갖는다. 질화실리콘층을 포함하는 제1의유전체층은 산화막에 인접해서 배치된다. 산화실리콘층을 포함하는 제2의 유전체층은 제1의 유전체층에 인접해서 배치된다. 제1의 유전체층은, 3nm+
이상,
이하의 두께를 가지며, 여기서 t2는 제2의 유전체층의 두께, t0는 산화막의 두께, ESIN은 질화 실리콘층의 비유전율, ESIO는 산화실리콘층의 비유전율이다.
본 발명의 하나의 이점은 다결정 실리콘과 함께 사용된 유전체로써 높은 신뢰성을 갖는 것이다. 본 발명의 다른 이점은 낮은 결함 발생률을 갖는 것이다.
본 발명의 또 다른 이점은 낮은 누설전류, 상대적으로 높은 용량, 제조의 단순화를 갖는 것이다.
본 발명의 상기 목적과 그외의 이점 및 새로운 특징은 본 명세서의 기술과 첨부 도면에 의해서 명확하게 될 것이다.
[실시예 1]
제1도에서, 다이나믹 랜덤 액세스 메모리는 MOS트랜지스터 A와 트랜지스터의 한쪽의 단자에 접속된 캐패시터 B를 포함한다. 다이나믹 랜덤 액세스 메모리는 영역(12)에 n형 불순물이 고농도로 도우프된 도우프된 기판(10)을 포함한다. MOS트랜지스터의 게이트를 형성하는 n형 실리콘 영역(14)는 절연막(16)에 의해 둘러싸여진다. 두꺼운 이산화 실리콘막(18)은 분리를 위해 기판(10)위에 탑재된다.
제1도 및 제2도에서, 캐패시터 B는 다결정 실리콘의 하부층 또는 전극(20)을 포함한다. 전극의 하부층은 트랜지스터 A의 n형 불순물 도우프 영역(12)의 한쪽에 접속되어 있다. 다층 유전체 절연층(22)는 제조중에 다결정(20)에서 산화된 이산화 실리콘(SiO2)막(24)를 포함한다. 질화실리콘(Si3N4) 또는 제1의 유전체층(26)은 산화막(24)위에 배치되어 있다. 이산화실리콘 또는 제2의 유전체층(28)은 질화실리콘층(26)과 상부 전극(30)사이에 배치되어 있다.
절연체층(32)는 알루미늄 전극(34)로부더 캐패시터와 트랜지스터의 게이트를 절연하는 캐패시터 B를 덮는다. 알루이늄 전극(34)는 n형 불순물 도우프 영역(12)의 다른쪽에 접속되어 있다.
제2도에 이어서 제3도를 참조하면, 하부 다결정 실리콘층 또는 전극(20)이 화학 기상 성장(CVD)에 의해 형성된다(스텝 40). 다결정 실리콘층은 포토 에칭 공정에서 포토 에칭되어(스텝 42) 하부 다결정 실리콘층의 형상을 규정한다.
다결정 실리콘층의 초벌 및 에칭후에, 질화실리콘층(26)을 노출시켜서 표면을 산화시킨다. 특히 질화실리콘은 저압 화학 기상 성장으로 퇴적되어(스텝 44)노출되고, 하부 다결정 전극(20)의 표면을 산화시킨다. 질화 실리콘의 막두께는 8nm로 퇴적되는 것이 바람직하다. 그러나, 3.6∼18.6nm의 질화 실리콘막 두께로 적용 가능한 것을 알 수 있다.
산화막(24)는 물세척시에 포토 에칭 공정으로 형성되기 시작한다. 또, 다결정층이 저압의 화학 기상 성장공정용 노에배치되므로써 산화가 일어난다. 이러한 공정은 자연 산화층의 두께를 최소화, 바람직하게는 1nm이하로 유지하도록 관리된다.
질화 실리콘막(26)은 산화 공정에서 산화(스텝 46)되어 제2의 유전체층(28)의 산화 실리콘막이 형성된다. 바람직하게는 질화 실리콘막이 900℃의 수증기 분위기에서 산화되어 적어도 1nm두께의 이산화 실리콘층을 형성한다. 산화공정은 대략 3nm이상의 질화실리콘막을 하부 전극(20)에 인접해서 남기도록 제한되어 그 이상의 산화를 방지한다. 질화 실리콘의 퇴적 공정 및 산화공정은 산화막, 비산화 질화 실리콘층 및 산화 실리콘층이 12nm이하의 실효 두께를 갖도록 실시된다. 적용된 질화 실리콘 막의 두께가 8nm이었던 이실시예에서는 대략 5nm가 이산화 실리콘으로 산화된다. 산화 실리콘에 대한 질화 실리콘의 산화는 1.6의 비율로 두께를 증가시킨다. 따라서, 질화 실리콘의 5nm의 산화는 약 8nm의 두께인 이산화 실리콘층을 형성한다.
질화 실리콘이 산화되어 상부 이산화 실리콘막(28)을 형성한 후, 상부 다결정 실리콘 전극(30)이 배치된다. 다결정 실리콘층은 화학 기상 성장 공정에 의해 형성되고(스텝 48), 포토 에칭 공정에 의해 포토 에칭되어(스텝 50)사전에 선택된 형상으로 된다. 이렇게 해서 상기 실시예에서는 자연 산화 실리콘막(24)의 두께가 약 1nm일때, 전하 축적부의 용량은 3.98fF/μm2(3.98×10-3F/m2)으로 된다.
제4도에서, 곡선(50)은 정극성으로 바이어스된 상부 전극에서의 내압대 누설량 밀도를 나타낸 것이다. 다이나믹 랜덤 액세스 메모리의 재생시간 사이클을 확보하기 위한 최대 누설 전류 10-8A/cm2에 대한 내압은 6.5MV/cm(5.5V)이다. 상부 전극이 곡선(52)로 나타낸 부극성으로 바이어스되었을 때 내압은 6.8MV/cm(5.8V)이다. 열산화층(28)의 두께가 8.0nm로 증가되면, 내압은 5MV/cm로 된다. 본 실시예에서는 절연파괴수명이 2.5V의 전압에 의해 외삽수명 2×1013초로 되었다. 결합 밀도는 0.05개/cm2이하이었다. 이 값은 4메가 비트 다이나믹 랜덤 액세스 메모리에서 약 99%의 효율에 해당한다.
제5도에서, 곡선(60)은 다결정 실리콘 표면에 열성장된 10nm의 이산화 실리콘에 대한 절연파괴수명 특성과 누적불량율 사이의 관계를 나타낸 것이다. 아주 짧은 절연파괴 수명은 결함이 있는 막의 품질, 즉 막내에 구부적으로 산재하는 잠재결함에 의한다. 곡선(62)는 8nm두께의 질화 실리콘층이 다결정 실리콘 전극위에 형성될때, 누적불량율대 절연파괴 수명을 나타낸 것이다. 질화실리콘층은 열산화층보다 잠재결함이작기 때문에, 예측 수명의 분포가 길어진다. 그러나, 예측 수명의 분포의 폭 또는 변동이 5∼6 자리수로 넓게 변화한다. 따라서 4메가 비트의 다이나믹 랜덤 액세스 메모리에 적용할 때, 예를들면 질화실리콘층은 수명의 확보가 곤란하게 된다.
곡선(64)는 질화실리콘층의 상부 표면을 산화하여 8nm의 질화 실리콘층을 남기고 1nm의 이산화 실리콘층을 형성하는 2층 유전체에 대한 절연파괴수명과 누적불량율 사이의 관계를 나타낸 것이다. 질화실리콘을 약 900℃의 수증기 분위기에서 산화하면, 잠재결함은 감소되고 수명분포의 범위도 약 1자리수로 감소된다. 곡선(66)은 극성이 반전된 8nm의 질화실리콘과 1nm의 산화실리콘을 갖는 2층 절연체의 절연 파괴수명에 대한 누적 불량율을 나타낸 것이다. 따라서, 예측 수명이 길어져서 1nm이상의 두께로 산화층을 형성하면 좋다는 것을 알 수 있다. 즉, 곡선(66)에는 14MV/cm의 정의 바이어스가 인가되고, 곡선(60),(62),(64)에는 -12MV/cm의 부의 바이어스가 인가된다. 이러한 결과는 질화실리콘층이 1nm 이상의 깊이로 산화될때 얻을 수 있다.
제6도에서, 곡선(70)은 결함이 없는 9nm의 질화실리콘층, 즉 진성절연파괴특성에 대한 실효전계대 절연파괴수명을 나타낸 것이다. 곡선(72)는 1nm의 이산화실리콘과 8nm의 질화실리콘인 2층 절연층의 진성 절연파괴특성을 나타낸 것이다. 곡선(74)는 9nm의 질화실리콘막이 0.1%의 누적불량율을 가질때의 9nm 질화실리콘의 절연 파괴특성을 나타낸 것이다. 곡선(76)은 0.1%의 누적불량율을 갖는 8nm의 질화실리콘과 1nm의 이산화실리콘인 2층막의 절연파괴특성을 나타낸 것이다. 실효 전계가 4.2MV/cm 이하인 것에 의해 각각의 얇은 산화실리콘층은 적용 가능한 예측 수명을 갖는다.
제7도에서, 곡선(80)은 산화막, 질화실리콘층 및 이산화 실리콘층 전체의 실효두께대 불량율을 나타낸것이다. 2∼8nm의 범위인 산화층에서 얻어진 데이타는 약 12nm의 실효 두께에서 불량율을 급격히 증가시킨다는 것이 확인되었다.
제8도에서, 곡선(90)은 질화실리콘막이 산화되어 2nm의 이산화 실리콘층을 형성하기 전의 질화 실리콘막의 두께대 용량을 나타낸 것이다. 여기서, 질화 실리콘층의 초기 두께가 약 4.2nm 이하, 즉 산화후 약 3nm가 남았을 때, 용량이 급격히 떨어지는 것을 알 수 있다. 마찬가지로, 곡선(92)는 5nm의 산화 실리콘층에 대한 질화 실리콘층의 두께대 용량을 나타낸 것이다. 여기서, 산화후 질화 실리콘층의 남겨진 두께가 약 3nm이하, 즉 초기 두께가 약
이하로 감소하였을 때, 용량이 급격히 떨어지는 것을 알 수 있다. 마찬가지로, 곡선(94)는 질화 실리콘층이 산화되어 8nm의 이산화 실리콘층을 형성할 때, 질화 실리콘층이 3nm의 두께 이하, 즉 약 8nm의 초기 두께로 되어 용량이 급격히 떨어진다. 따라서, 초기 질화 실리콘층의 두께와 질화 실리콘층의 산화 공정은 산화공정후에 적어도 3nm의 질화 실리콘이 남도록 조정된다.
제9도에서, 곡선(100)은 1nm의 산화 실리콘층의 최소 두께를 나타낸다. 제5도에서 상술한 바와 같이, 1nm이상의 이산화 실리콘층의 두께는 신뢰성이 높고 예측 수명폭이 급격히 길게 형성된다. 곡선(102)는 제7도에 따른 12nm의 실효두께를 나타낸다. 직선(104)는 질화층이 산화되기 전의 두께와 이 산화 실리콘층(28)의 두께 사이의 관계를 나타낸다. 즉, 1nm의 질화 실리콘을 산화해서 1.6nm의 이산화 실리콘을 형성한다. 곡선(106)은 산화되기 전의 질화 실리콘과 산화후의 이산화 실리콘층 사이의 관계를 나타내며, 제8도에 따른 산화후에 질화 실리콘을 3nm남기도록 시프트되는 것이다. 곡선(100),(102),(106)에 의해 규정된 영역(108)은 산화전에 실질적으로 더 나은 결과를 제공하는 초기의 질화 실리콘층의 두께 사이의 관계를 나타내는 것이다.
제10도에서, 일반적으로 인 또는 비소가 다결정 실리콘으로 도우프되므로, 질화 실리콘층이 성장되기 전에 화학기상 성장노내에서 산화막이 자연적으로 형성된다. 상술한 2층 유전체에서는 산화막의 두께를 가능한한 많이 감소하는 것이 바람직하다. 곡선(110)은 자연 산화막의 두께가 3nm이고, 질화 실리콘층의 두께가 8nm일때, 누적 불량율과 절연파괴 수명 사이의 관계를 나타낸다. 곡선(112)는 산화막의 두께가 2nm일때, 누적 불량율과 절연파괴 수명사이의 관계를 나타낸다. 곡선(114)는 산화막의 두께가 1nm일때 신뢰성이 급격히 증가하는 것을 나타낸다.
다결정 실리콘상의 산화막의 두께를 측정하는 것은 곤란한다. 따라서, 산화막 두께는 질화실리콘층의 두께 td sin, 산화막두께 tSIO2, SiO2의 비유전율의 용량에서 계산된 실효 유전체 두께 teff에서 산출된다. 다층유전체의 캐패시터는 질화 실리콘층의 용량 CSIN과 산화층의 용량 CSiO2의 직렬 접속으로써 간주된다. 실효용량 C는 다음과 같이 된다.
용량 C, 질화 실리콘층(26)과 이산화 실리콘층(28)의 두께 t, 비유전을 E는 C=E/t의 관계를 갖는다. 질화 실리콘의 산화에 의한 막의 감소 △tSIN=tSiO2/1.6을 고려하면, 식(1)은 다음과 같이 표현된다.
여기서, ESi02: 이산화 실리콘의 비유전율=3.82
ESIN: 질화 실리콘의 비유전율=7.5
따라서, 캐패시터의 용량의 실측값에서 결정된 실효 유전체 두께 teff와 식(2)로 규정된 두께 t사이의 차가 산화막의 두께 t0으로 된다. 즉,
t0=terr-t..........................(3)
상기 실시예에서의 다층 유전체의 캐패시터의 외삽 수명 2×1013초의 경우, TDDB수명의 분포의 폭은 충분한 마진을 갖고 일반적인 전기 부품의 10년(3×108초)을 만족하기 위하여 적어도 3자리수로 할 필요가 있다. 따라서, teff, td SIN, tSiO2의 값은 산화막의 두께 t0가 2nm 이하, 바람직하게는 제10도에서 기술한 이유에 의해 1nm 이하로 하도록 선택하는 것이 바람직하다.
[실시예 2]
본 발명의 다른 실시예를 제11도 및 제12도에 따라서 설명한다. 제11도에서, 다이나믹 랜덤 액세스 메모리셀은 MOS트랜지스터 A와 트랜지스터의 한쪽 단자에 접속된 캐패시터 B를 포함하고, 또 비트선(9)에 공통 접속된 MOS트랜지스터 A'와 트랜지스터의 한쪽 단자에 접속된 캐패시터 B'를 포함한다.
본 실시예의 구조를 제12도에 도시한 제조공정에 따라 설명한다.
공정(121)에 도시한 바와 같이, 소자 분리용 절연막(3)은 공지의 LOCOS (Local Oxidation of Silicon)법에 의해 p형 실리콘 기판 위에 성장된다. 게이트 절연막(3)을 형성한 후 저압 화학 기상 성장(LPCVD)법에 의해 다결정 실리콘층을 약 30nm두께로 성장한다. 다결정 실리콘층은 트랜지스터 A 및 A'의 게이트 전극(4)(워드선)을 형성하도록 포토에 칭공정에 의해 규정된다.
공정(124)에서는 내부 절연막(12)가 워드선을 덮도록 LPCVD법과 드라이 에칭법에 의해 형성된다.
공정(124)에서 MOS트랜지스터의 소오스 및 드레인 영역(2)가 이온 주입법에 의해 형성된다. 공정(125)에서는 다결정 실리콘이 LPCVD법에 의해 성장되고, 패드층(5)를 형성도록 포토에칭에 의해 규정된다.
공정(126)에서는 내부 절연막(11)이 LPCVD법에 의해 패드층(5)위에 형성되고, 콘택트홀(13)이 포토 에칭 공정(127)에 의해 형성되어 패드층(5)를 접속한다.
공정(128)에서는 적층된 캐패시터 B 및 B'의 하부 전극에 형성된 다결정 실리콘층(6)이 LPCVD법 및 포토에칭공정에 의해 형성된다.
공정(129)에서는 질화실리콘막(Si3N4)이 LPCVD법에 의해 다결정 실리콘층(6)위에 형성된 후, 2층 절연막(8)이 질화실리콘(Si3N4)의 열산화에 의해 형성된다.
공정(130)에서는 다이나믹 랜덤 액세스 메모리의 캐패시터 B 및 B'의 플레이트 전극(7)이 LPCVD법과 포토 에칭공정에 의해 형성된다.
공정(131)에서는 내부 절연막(10)이 플레이트전극(7)을 덮도록 LPCVD법에 의해 형성되고, 콘택트홀(14)가 포토 에칭공정에 의해 형성되어 비트선(9)와 패드층을 접속한다. 알루미늄(Al)비트선(9)는 스퍼터링에 의해 성장되고, 포토에칭방법에 의해 규정된다.
마지막으로, 최종 비활성화 공정등의 다른 필요한 공정을 실행하는 것에 의해, 다이나믹 랜덤 액세스 메모리가 얻어진다.
본 실시예에 의하면, 캐패시터 B및 B'의 용량은 패드층(5)와 내부 절인막(11)의 공정에 의해 증가된다. 이러한 실시예에서는 메모리셀의 면적을 감소시킬 수 있는 이점이 있다. 또, 플레이트 전극(7)의 드라이 에칭의 경우에, 실리콘 기판이 노출되지 않기 때문에, 실리콘기판(1)은 어떠한 손상도 받지 않는다.
이상 본 발명을 상기 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에 있어서 여러가지로 변경가능한 것은 물론이다.
Claims (18)
- 산화 실리콘막(24)가 다결정 실리콘층(20)상에 형성되고, 질화 실리콘층(26)이 상기 산화막(24)위에 형성되며, 질화 실리콘막의 일부분이 산화되어 산화 실리콘층(28)을 형성하는 반도체 장치의 제조방법에 있어서, 상기 질화실리콘층(26)의 두께를이상,
이하로 형성하는 스텝을 포함하는 반도체 장치의 제조방법.(여기서, tSIO는 산화 실리콘층의 두께, t0는 산화막의 두께,ESIN은 질화 실리콘의 비유전율, ESIO는 산화 실리콘의 비유전율이다.)
- 특허청구의 범위 제1항에 있어서, 상기 산화실리콘층의 두께는인 반도체장치의 제조방법.
- 특허청구의 범위 제2항에 있어서, 상기 산화막의 두께는 2nm이하인 반도체 장치의 제조방법.
- 다결정 실리콘층(20)을 형성하는 스텝, 상기 다결정 실리콘층(20)위에 얇은 산화막(24)를 형성하는 스텝, 상기 산화막 위에 3.6∼18.6nm의 두께를 갖는 질화실리콘층(26)을 형성하는 스텝, 산화되지 않은 인접한 산화막(24)에 적어도 3nm의 질화실리콘층을 남겨서 또 다른 산화로부티 상기 다결정 실리콘층(20)을 보호하도록 상기 다결정 실리콘층에 대향해서 배치된 상기 질화실리콘층(26)의 노출된 표면을 산화하는 스텝과 상기 산화된 질화 실리콘층의 표면 위에 전극층(30)을 형성하는 스텝을 포함하는 반도체 장치의 제조방법.
- 특허청구의 범위 제4항에 있어서, 상기 질화실리콘층(26)을 형성하는 스텝은 상기 다결정 실리콘층(20)위에 상기 질화실리콘을 저압 기상 성장에 의해 퇴적시키는 스텝을 포함하는 반도체 장치의 제조방법.
- 특허청구의 범위 제4항에 있어서, 상기 산화하는 스텝은 두께 tSIO의 이산화실리콘층(28)을 형성하는 스텝을 포함하고, 상기 질화실리콘(Si3N4)층(26)을 형성하는 스텝은 두께가보다 두껍고,(12
보다 얇게 성장되는 반도체장치의 제조방법.(여기서, t0은 산화막 두께, ESIN은 Si2N4층의 비유전율, ESIO는 이산화실리콘의 비유전율이다.)
- 특허청구의 범위 제6항에 있어서, 상기 산화하는 스텝은 5nm의 이산화실리콘층(28)이 생성될 때까지 계속되는 반도체 장치의 제조방법.
- 특허청구의 범위 제5항에 있어서, 상기 산화막은 1∼2nm의 두께인 반도체 장치의 제조방법.
- 특허청구의 범위 제4항에 있어서, 상기 전극층(30)을 형성하는 스텝은 다른 하나의 다결정 실리콘층을 형성하는 스텝을 포함하는 반도체 장치의 제조방법.
- 반도체장치와 일체로 구성된 캐패시터에 있어서, 기판(10), 상기 기판(10)에 인접해서 지지된 제1의 표면, 상기 제1의 표면에 평행하고 상기 지지기판(10)에 대향하고 있는 제2의 표면위에 형성된 2nm이하의 얇은 자연산화막(24)을 갖는 다결정 실리콘층으로 구성된 하부전극(20), 상기 자연산화막(24)위에 배치되어 3nm와 18nm사이의 두께를 갖는 질화실리콘층(26)과 1nm와사이의 두께를 갖는 산화실리콘층(28)을 포함하는 다층 유전체(22)와 상기 다층유전체(22)에 탑재된 상부 전극(30)을 포함하는 캐패시터.
- 특허청구의 범위 제10항에 있어서, 상기 자연산화막은 1∼2nm의 두께인 캐패시터.
- 특허청구의 범위 제10항에 있어서, 상기 산화실리콘층은 질화실리콘층에서 산화되는 캐패시터.
- 도우프된 기판(10), 상기 기판에 의해 지지된 제1및 제2의 도우프영역(12), 상기 제1 및 제2의 도우프영역(12)사이에서 상기 기판(10)으로부터 절연되고 기판(10)에 의해 지지된 게이트(14), 상기 제1의영역(12)에 인접하는 기판(10)의 일부분과 상기 게이트(14)를 덮는 두꺼운 절연막(16), 상기 제1의 영역(12) 및 상기 두꺼운 절연막(16)에 의해 지지된 제1의 표면과 상기 기판에서 떨어져서 대향하는 제2의 표면을 갖는 다결정 실리콘층(20), 상기 다결정실리콘층(20)의 제2의 표면 위의 자연산화막(24), 상기 자연산화막(24)위에 퇴적된 질화실리콘층을 포함하는 제1의 유전체층(26)과 상기 제1의 유전체층(26)위의 산화실리콘층을 포함하는 제2의 유전체층(28)을 포함하고 상기 제1의 유전체층(26)은,이상,
이하인 두께를 갖는 반도체장치.(여기서, t2는 제2의 유전체층의 두께, t0은 자연산화막의 두께, ESIN은 질화실리콘층의 비유전율, ESIO는 산화실리콘층의 비유전율이다.)
- 특허청구의 범위 제19항에 있어서, 상기 산화막(24)는 2nm두께 이하이고, 상기 제2의 유전체층(28)은두께인 반도체 장치.
- 특허청구의 범위 제14항에 있어서, 상기 질화실리콘층은 Si3N4이고, 상기 질화실리콘층은 Si3N4이고, 상기 산화실리콘층은 SiO2인 반도체장치.
- 특허청구의 범위 제10항에 있어서, 상기 기판(10)은 불순물이 도우프된 적어도 하나의 영역(12)를 포함하고, 상기 다결정실리콘층(20)의 제1의 표면은 상기 하나의 영역(12)에 전기적으로 접속되어 있는 캐패시터.
- MOS트랜지스터와 일체로 구성된 캐패시터에 있어서, n형 불순물이 도우프된 2개의 영역(2)를 규정하는 도우프된 기판(1), 상기 2개의 영역(2)사이에서 상기 기판에 의해 지지되고, 절연체(12)에 의해 둘러싸여 있는 게이트(4), 그의 한쪽의 표면 위에 1nm두께 이하의 자연 산화막을 갖고, 상기 영역(2)의 한쪽과 전기적으로 연통해서 상기 게이트 절연체(12)를 따라서 적어도 부분적으로 연장하는 다른 하나의 표면을 가지며, 상기 하나의 영역(2)와 상기 게이트 전극 절연체(12)에 의해 지지되는 제1의 다결정 실리콘전극(6), 상기 자연산화막상에 배치되어 3nm와 18nm사이의 두께를 갖는 질화 실리콘층과 1nm와사이의 두께를 갖는 산화실리콘층을 포함하는 다층유전체(8)과 다층유전체(8)에 탑재된 제2의 전극(7)을 포함하는 캐패시터.
- 기판(1), 상기 기판(1)에 의해 지지된 제1의 표면과 상기 기판(1)에서 떨어져서 대향하는 제2의 표면을 갖는 다결정 실리콘층(6), 상기 다결정 실리콘층(4)의 제2의 표면 위의 2nm 이하의 두께를 갖는 자연산화막, 상기 산화막 위에 배치되어 상기 다결정 실리콘층(4)에 의해 지지된 질화실리콘층과 제1의 유전체층위에 배치되어 상기 제1의 유전체층에 의해 지지된 산화 실리콘층을 포함하고, 상기 제1의 유전체층은,이하인 두께를 갖는 반도체장치.(여기서, t2는 제2의 유전체층의 두께, t0은 자연산화막의 두께, ESIN은 질화실리콘층의 비유전율, ESIO는 산화 실리콘층의 비유전율이다.
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