JPS6065561A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6065561A JPS6065561A JP58172933A JP17293383A JPS6065561A JP S6065561 A JPS6065561 A JP S6065561A JP 58172933 A JP58172933 A JP 58172933A JP 17293383 A JP17293383 A JP 17293383A JP S6065561 A JPS6065561 A JP S6065561A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- layer
- groove
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバイポーラスタチックメモリに係シ、特に高速
動作や耐α線特性向上に好適な半導体メモリに関する。
動作や耐α線特性向上に好適な半導体メモリに関する。
従来の２ケのダイオード２と２ケのマルチエミッタトラ
ンジスタ１で構成されるバイポーラスタチックメモリセ
ルは第１図に示すように、キャパシタ７をダイオードに
並列に接続して、メモリセル回路動作の筒速化（いわゆ
るプルアップ効果）と、α線によって発生すΣ瘉乱電荷
の吸収源として動作させていた。図中、３は、ダイオー
ド直列抵抗、４は、保持抵抗、５は、ビット線、６は、
ワード線である。第１図に示すメモリセル回路を実現す
るレイアウトを第２図に示し、そのＡＡ断面を第３図に
示す。特に注目するキャパシタ７部の断面図を第４図に
示す。図中、８はエビキシャル成長層、１０はＳｉ基板
、１１は埋込み層、１２は埋込み層コンタクトｎ＋領域
、１３はアイソレーション領域、１４は酸化膜、１５は
キャパシタ絶縁膜、１８は電極である。
ンジスタ１で構成されるバイポーラスタチックメモリセ
ルは第１図に示すように、キャパシタ７をダイオードに
並列に接続して、メモリセル回路動作の筒速化（いわゆ
るプルアップ効果）と、α線によって発生すΣ瘉乱電荷
の吸収源として動作させていた。図中、３は、ダイオー
ド直列抵抗、４は、保持抵抗、５は、ビット線、６は、
ワード線である。第１図に示すメモリセル回路を実現す
るレイアウトを第２図に示し、そのＡＡ断面を第３図に
示す。特に注目するキャパシタ７部の断面図を第４図に
示す。図中、８はエビキシャル成長層、１０はＳｉ基板
、１１は埋込み層、１２は埋込み層コンタクトｎ＋領域
、１３はアイソレーション領域、１４は酸化膜、１５は
キャパシタ絶縁膜、１８は電極である。
第４図において、キャパシタ７はｎ＋領領域ある埋め込
み層コンタクト（以下ＣＮ＋層と略す）１２上に絶縁膜
１５を介してキャパシタ電極たる電極１８とで構成され
ていた。回路動作の高速化。
み層コンタクト（以下ＣＮ＋層と略す）１２上に絶縁膜
１５を介してキャパシタ電極たる電極１８とで構成され
ていた。回路動作の高速化。
耐α線向上のためにはキャパシタの値Ｃとして３００ｆ
Ｆ（３Ｘ１０”Ｆ）が必要であるので、仮にキャパシタ
絶縁膜１５を１００人の５ｉｏ２で構成すると、キャパ
シタ７の平面面積は約９０μｍ２となる。
Ｆ（３Ｘ１０”Ｆ）が必要であるので、仮にキャパシタ
絶縁膜１５を１００人の５ｉｏ２で構成すると、キャパ
シタ７の平面面積は約９０μｍ２となる。
第２図に示したメモリセルはその全平面面積が約４００
μｍ’であシ、キャパシタ７が約２５１ｔｍ２であるか
ら、１００人の８１０２の場合は第２図のキャパシタ７
の約４倍の面積が必要となシ、メモリセルの微小化に著
しい障害と力る。
μｍ’であシ、キャパシタ７が約２５１ｔｍ２であるか
ら、１００人の８１０２の場合は第２図のキャパシタ７
の約４倍の面積が必要となシ、メモリセルの微小化に著
しい障害と力る。
面積を小さくするにはキャパシタ絶縁膜厚を小さくすれ
ばよいが、絶縁耐圧の低下、長期信頼性の低下、製造工
程の厳しい管理が必要等の弊害をもたらし、その膜厚減
少には限度がある。
ばよいが、絶縁耐圧の低下、長期信頼性の低下、製造工
程の厳しい管理が必要等の弊害をもたらし、その膜厚減
少には限度がある。
本発明の目的は、キャパシタ絶縁膜を薄くすることなく
、かつ平面面積を拡大することなく、十分な大きさのキ
ャパシタ容量Ｃを得る新規な構造を有する半纏体メモリ
を提供することにある。
、かつ平面面積を拡大することなく、十分な大きさのキ
ャパシタ容量Ｃを得る新規な構造を有する半纏体メモリ
を提供することにある。
本発明の骨子は主にＳｉ基板にｊＪｌ）込んだ溝の側壁
をキャパシタ７の電極面として用いることによシ、平面
面積を拡大することなくキャパシタ容量Ｃを増大するも
のである。
をキャパシタ７の電極面として用いることによシ、平面
面積を拡大することなくキャパシタ容量Ｃを増大するも
のである。
以下本発明の一実施例を第５〜６図で説明する。
まず第５図に示すように従来の方法によって、ｐ型Ｓｉ
基板１０上にＮ＋埋込層（以下ＢＬ層と略す。）１１を
形成し、主に５ｊＯｚ膜や、８１０２と多結晶Ｓｊで形
成されるアイソレーション層１３を形成し、さらにＮ”
ＢＬ層に接続するため、同導電型のｎ＋のＣＮ＋層１２
を形成する。
基板１０上にＮ＋埋込層（以下ＢＬ層と略す。）１１を
形成し、主に５ｊＯｚ膜や、８１０２と多結晶Ｓｊで形
成されるアイソレーション層１３を形成し、さらにＮ”
ＢＬ層に接続するため、同導電型のｎ＋のＣＮ＋層１２
を形成する。
この後第６図に示すようにＣＮＭ＠１２あるいはＣＮ＋
層１２を突き抜いてＮ”ＢＬ層１１に達するＳ１溝２０
を、ＣＣｔ４ガス等を用いたドライエツチングで形成す
る。この後キャパシタ絶縁膜１５を被着する。典型的に
は５ｉ０２／８ｉ３Ｎ４／Ｓ ｌ ０２の３層膜が好適
であシ、それぞれの厚さは２０人、８０人、４０人であ
る。これによって１００人の５ｊＯｚ膜と等価の膜厚と
なシ単位キャパシタ容量は３．５ｆＦ／μｍ２となる。
層１２を突き抜いてＮ”ＢＬ層１１に達するＳ１溝２０
を、ＣＣｔ４ガス等を用いたドライエツチングで形成す
る。この後キャパシタ絶縁膜１５を被着する。典型的に
は５ｉ０２／８ｉ３Ｎ４／Ｓ ｌ ０２の３層膜が好適
であシ、それぞれの厚さは２０人、８０人、４０人であ
る。これによって１００人の５ｊＯｚ膜と等価の膜厚と
なシ単位キャパシタ容量は３．５ｆＦ／μｍ２となる。
この三層膜の絶縁耐圧は約１２Ｖである。最下層の４０
人５ｊＣｈ膜と最上層の２０人Ｓｉｇｈ膜はそれぞれ下
地のＳｉ基板（ＣＮ＋層面。
人５ｊＣｈ膜と最上層の２０人Ｓｉｇｈ膜はそれぞれ下
地のＳｉ基板（ＣＮ＋層面。
Ｎ”ＢＬ層面）と、５ｊａＮ４の熱酸化で得る。
５ｊ３Ｎ４７［はよく知られた低圧ＣＶＤ法が好適であ
る。
る。
さらに多結晶Ｓｉで代表される埋め込みキャパシタ電極
１６を被着する。ＣＶＤ法で被着する多結晶Ｓ１は１μ
ｍ以下の狭い溝にもよく入シ込むので、２およそ第６図
に示したような形状が得られる。その後この多結晶５１
１６を熱酸化するなどして層間絶縁膜１７を得る。さら
に層間絶縁膜１７に貫通ずるキャパシタ螺極コンタクト
孔２２を形成して電極１８を接続する。
１６を被着する。ＣＶＤ法で被着する多結晶Ｓ１は１μ
ｍ以下の狭い溝にもよく入シ込むので、２およそ第６図
に示したような形状が得られる。その後この多結晶５１
１６を熱酸化するなどして層間絶縁膜１７を得る。さら
に層間絶縁膜１７に貫通ずるキャパシタ螺極コンタクト
孔２２を形成して電極１８を接続する。
Ｓｉ溝２０の側壁面積は内壁周辺長ｔと深さｄの積ｄｔ
で表わされるので、深さｄに面積は比例し、ひいてはキ
ャパシタ容量Ｃも深さｄに比例する。従って深くすれば
深Ｘする程Ｃの値を大きくできるが、通常のドライエツ
チングでは１０μｍ８度が実用上の限界である。第６図
に示したキャパシタでは溝２０はＮ”ＢＬ層１１を突き
抜けてｐ型基１０には達していないので、自ずと深さに
限界がある。Ｎ”ＢＬ層を突き抜くためには、第７図に
示す本発明の他の実施例を用いればよい。
で表わされるので、深さｄに面積は比例し、ひいてはキ
ャパシタ容量Ｃも深さｄに比例する。従って深くすれば
深Ｘする程Ｃの値を大きくできるが、通常のドライエツ
チングでは１０μｍ８度が実用上の限界である。第６図
に示したキャパシタでは溝２０はＮ”ＢＬ層１１を突き
抜けてｐ型基１０には達していないので、自ずと深さに
限界がある。Ｎ”ＢＬ層を突き抜くためには、第７図に
示す本発明の他の実施例を用いればよい。
すなわち第７図に示すｉうに溝２０をＮ”ＢＬ層１１を
突き抜いて形成する。その後、Ａｓ−？Ｓｂの蒸気を含
む雰囲気中で熱処理して、溝の内壁からほぼ同じ深さの
自己整合ｎ１層１９を得ることができる。Ｎ”ＢＬ層も
ｎ１層であるからこれらは融合してあたかも３ｉ溝２０
全つつむようにＮ”ＢＬ層を形成することができる。こ
うすれば事実上Ｎ”ＢＬ層の底面の深さく通常の超高速
素子では２〜５μｍ）の制約をうけることはない。
突き抜いて形成する。その後、Ａｓ−？Ｓｂの蒸気を含
む雰囲気中で熱処理して、溝の内壁からほぼ同じ深さの
自己整合ｎ１層１９を得ることができる。Ｎ”ＢＬ層も
ｎ１層であるからこれらは融合してあたかも３ｉ溝２０
全つつむようにＮ”ＢＬ層を形成することができる。こ
うすれば事実上Ｎ”ＢＬ層の底面の深さく通常の超高速
素子では２〜５μｍ）の制約をうけることはない。
これらのＳｉ溝２０の平面配列パターンを第８図に示す
。キャパシタ上面領域２１を４μｍＸ６μｍとし、ＳＬ
溝２０を１層１μｍ２とする。
。キャパシタ上面領域２１を４μｍＸ６μｍとし、ＳＬ
溝２０を１層１μｍ２とする。
Ｓｉ溝２０の深さを３μｍとすると、キャパシタ７の総
表面面積は４Ｘ６＋４Ｘ３Ｘ６＝９６μｍ２となる。キ
ャパシタ絶縁膜１５として前述の２０人Ｓｉ Ｑ＊ ／
８０ Ａ ５１１１Ｎ４／ ４０人５１０２を用いる
とキャパシタの容量Ｃは３３６ｆＦ（＝９６μｍ” ｘ
ａ、５ｆｐ／μｍ” ）となり、必要なＣの値３００ｆ
Ｆを十分溝たすことができる。溝を用いないと必要な平
面面積は８６μｍ２ （＝３００ｆ Ｆｅ３．５ ｆ
Ｆ／μｍ” ）となシ前述のＳｉ溝を用いた場合の２４
μｍ２の３倍以上の平面面積が必要となシ、メモリセル
の微細化に著しい障害となる。
表面面積は４Ｘ６＋４Ｘ３Ｘ６＝９６μｍ２となる。キ
ャパシタ絶縁膜１５として前述の２０人Ｓｉ Ｑ＊ ／
８０ Ａ ５１１１Ｎ４／ ４０人５１０２を用いる
とキャパシタの容量Ｃは３３６ｆＦ（＝９６μｍ” ｘ
ａ、５ｆｐ／μｍ” ）となり、必要なＣの値３００ｆ
Ｆを十分溝たすことができる。溝を用いないと必要な平
面面積は８６μｍ２ （＝３００ｆ Ｆｅ３．５ ｆ
Ｆ／μｍ” ）となシ前述のＳｉ溝を用いた場合の２４
μｍ２の３倍以上の平面面積が必要となシ、メモリセル
の微細化に著しい障害となる。
以上述べてきたメモリセルは第１図に示すようにダイオ
ード２に並列にキャノくシタ７を接続しているが、第９
図に他の実施例を示すように、２つのトランジスタ１の
コレクタ間をキャノくシタ７で接続することもできる。
ード２に並列にキャノくシタ７を接続しているが、第９
図に他の実施例を示すように、２つのトランジスタ１の
コレクタ間をキャノくシタ７で接続することもできる。
本実施例も上述の実施例と同様にＳｉ溝２０をキャパシ
タ７として用いることができる。接続は、第２図に示す
２つのキャパシタ７の埋め込みキャパシタ電極１６を相
互に接続すればよい。
タ７として用いることができる。接続は、第２図に示す
２つのキャパシタ７の埋め込みキャパシタ電極１６を相
互に接続すればよい。
また以上の本発明の説明ではキャノくシタ絶縁膜として
三層膜を用いたが、十分高い絶縁耐圧と十分率さな漏洩
電流をもつものであれば用いることができるので、三層
膜に限定されるものではない。
三層膜を用いたが、十分高い絶縁耐圧と十分率さな漏洩
電流をもつものであれば用いることができるので、三層
膜に限定されるものではない。
以上述べてきたように本発明によれば、高速動作と耐α
緋特性の向上に必要な３００ｆＦ以上のキャパシタを２
４μｍ２以下の平面面積で実現することができる。用い
たキャパシタ絶縁膜のＳ ｉ０２ ／ Ｓ ｉ３Ｎ４／
Ｓ １０２三層膜の絶縁耐圧は約１２Ｖであシ、動作
電圧１〜２Ｖに比べ十分に太きい。従って絶縁膜の長期
安定性、信頼性も極めて高い。またこの三層膜は漏洩電
流も極めて／」飄さぐ上記の２４μｍ２千面面積のＳｉ
溝付キャパシタで、０．１ ｐ Ａ以丁である。
緋特性の向上に必要な３００ｆＦ以上のキャパシタを２
４μｍ２以下の平面面積で実現することができる。用い
たキャパシタ絶縁膜のＳ ｉ０２ ／ Ｓ ｉ３Ｎ４／
Ｓ １０２三層膜の絶縁耐圧は約１２Ｖであシ、動作
電圧１〜２Ｖに比べ十分に太きい。従って絶縁膜の長期
安定性、信頼性も極めて高い。またこの三層膜は漏洩電
流も極めて／」飄さぐ上記の２４μｍ２千面面積のＳｉ
溝付キャパシタで、０．１ ｐ Ａ以丁である。
第１図は従来のメモリセルの回路図、第２図は従来のメ
モリセルの平面図、第３図は第２図のＡＡ線断面図、第
４図は従来のメモリセルのキャパシタ断面図、第５図乃
至第６図は、本発明の実施例の製造工程を工程順に示す
断面図、第７図は、本発明の他の実施例の断面図、第８
図は、本発明におけるＳｉ溝２０の配列を示す平面図、
第９図は、本発明の回路図である。 １・・・トランジスタ、２・・・ダイオード、３・・・
ダイオード直列抵抗、４・・・保持抵抗、５・・・ビッ
ト線、６・・・ワード線、７・・・キャパシタ、８・・
・エピタキシャル成長層、１０・・・Ｓｉ基板、１１・
・・埋め込み層（Ｎ”ＢＬ層）、１２・・・埋め込み層
コンタクト（ＣＮ＋層）、１３・・・アイソレーション
層、１４・・・酸化膜、１５・・・キャパシタ絶縁膜、
１６・・・埋め込みキャパシタ電極、１７・・・層間絶
縁膜、１８・・・電極、１９・・・自己整合ｎ０層、２
０・・・Ｓｉ溝、２１・・・キャパシタ上面領域、２２
・・・キャパシタ電第 １ 図 ｆＪ４図 ￥Ｊ５図
モリセルの平面図、第３図は第２図のＡＡ線断面図、第
４図は従来のメモリセルのキャパシタ断面図、第５図乃
至第６図は、本発明の実施例の製造工程を工程順に示す
断面図、第７図は、本発明の他の実施例の断面図、第８
図は、本発明におけるＳｉ溝２０の配列を示す平面図、
第９図は、本発明の回路図である。 １・・・トランジスタ、２・・・ダイオード、３・・・
ダイオード直列抵抗、４・・・保持抵抗、５・・・ビッ
ト線、６・・・ワード線、７・・・キャパシタ、８・・
・エピタキシャル成長層、１０・・・Ｓｉ基板、１１・
・・埋め込み層（Ｎ”ＢＬ層）、１２・・・埋め込み層
コンタクト（ＣＮ＋層）、１３・・・アイソレーション
層、１４・・・酸化膜、１５・・・キャパシタ絶縁膜、
１６・・・埋め込みキャパシタ電極、１７・・・層間絶
縁膜、１８・・・電極、１９・・・自己整合ｎ０層、２
０・・・Ｓｉ溝、２１・・・キャパシタ上面領域、２２
・・・キャパシタ電第 １ 図 ｆＪ４図 ￥Ｊ５図
Claims (1)
- 【特許請求の範囲】 １、少なくともバイポーラトランジスタ２ケおよびこれ
らのトランジスタにおのおの１つずつ接続されたダイオ
ードで構成されるスタチックメモリセルにおいて、上記
ダイオードに並列に接続するキャパシタの主電極面がＳ
ｉ基板に堀り込んだ溝の側壁を用いることを特徴とする
半導体メモリ。 ２、上記キャパシタは上記トランジスタのコレクタ間に
接続されていることを特徴とする特許請求の範囲第１項
記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172933A JPS6065561A (ja) | 1983-09-21 | 1983-09-21 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172933A JPS6065561A (ja) | 1983-09-21 | 1983-09-21 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6065561A true JPS6065561A (ja) | 1985-04-15 |
Family
ID=15951038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172933A Pending JPS6065561A (ja) | 1983-09-21 | 1983-09-21 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61203662A (ja) * | 1985-03-06 | 1986-09-09 | Nec Corp | 半導体集積回路 |
| JPS64756A (en) * | 1987-03-20 | 1989-01-05 | Hitachi Ltd | Semiconductor device and capacitor device and manufacture thereof |
-
1983
- 1983-09-21 JP JP58172933A patent/JPS6065561A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61203662A (ja) * | 1985-03-06 | 1986-09-09 | Nec Corp | 半導体集積回路 |
| JPH0442831B2 (ja) * | 1985-03-06 | 1992-07-14 | Nippon Electric Co | |
| JPS64756A (en) * | 1987-03-20 | 1989-01-05 | Hitachi Ltd | Semiconductor device and capacitor device and manufacture thereof |
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