KR930015014A - 반도체메모리장치 및 그 제법 - Google Patents

반도체메모리장치 및 그 제법 Download PDF

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KR930015014A
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forming
film
dielectric film
high resistance
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KR1019920022150A
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유다까 오까모도
Original Assignee
오가 노리오
소니 가부시기가이샤
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B10/00—Static random access memory [SRAM] devices
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Abstract

간단한 프로세스이며, 또한 작은 배선 공간에 큰 용량을 기억노드상에 설치하도록 하여, 제조공정의 간략화, 제조코스트의 저렴화를 도모한다.
P형의 웰영역(1)상에 SiO2등으로 이루어지는 게이트절연막(2)을 통해 드라이버트랜지스터 Tr1및 Tr2의 각각 게이트전극 G1및 G2를 예를 들면 1층째의 다결정실리콘으로 형성하고, 이 게이트전극 G1및 G2상에 층간절연막(3)을 통해 고저항부하 R1 및 R2를 구성하는 2층째의 다결정 실리콘층(고저항부하층) (4a) 및 (4b)을 적층한다. 그리고, 게이트전극 G1및 G2과 고저항부하층(4a) 및 (4b)과의 2개의 접속점(기억노드)상에 Si3N4로 이루어지는 유전체막(6) (및 유전체막(6)의 열산화막(7))을 통해 연속되는 1층의 다결정실리콘층으로 이루어지는 캐패시터플레이트전극(8)을 형성하여 구성한다.

Description

반도체메모리장치 및 그 제법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 실시예에 관한 SRAM의 요부의 평면도,
제2도는 제1도에 있어서의 A-A선상의 단면도,
제3도는 제1도에 있어서의 B-B선상의 단면도,
제4도는 제1도에 있어서의 C-C선상의 단면도,
제5도는 본 실시예에 관한 SRAM의 메모리셀의 등가회로도,
제6도는 본 실시예에 관한 SRAM의 제법의 공정도.

Claims (3)

1쌍의 드라이버트랜지스터와 이 드라이버트랜지스터상에 각각 기억노드를 접속점으로 하여 적층된 1쌍의 고저항부하에 의해 구성된 플립플롭회로와, 1쌍의 액세스트랜지스터로 메모리셀이 구성된 반도체메모리장치에 있어서, 상기 1쌍의 드라이버트랜지스터의 각 기억노드간이 유전체막을 통해 캐패시터플레이트전극으로 접속되어 있는 것을 특징으로 하는 반도체메모리장치.
1쌍의 드라이버트랜지스터와 이 드라이버트랜지스터상에 각각 기억노드를 접속점으로 하여 적층된 1쌍의 고저항부하에 의해 구성된 플립플롭회로와, 1쌍의 액세스트랜지스터로 메모리셀이 구성된 반도체메모리장치의 제법에 있어서, 게이트배선을 가진 상기 드라이버트랜지스터상에 층간절연막을 형성하는 공정과, 상기 드라이버트랜지스터의 상기 기억노드로 될 부분에 개구를 형성하는 공정과, 상기 개구를 통해 상기 드라이버트랜지스터의 게이트배선에 저저항화용 불순물을 도입하는 공정과, 상기 개구를 포함하는 전체면에 유전체막을 형성하는 공정과, 전체면에 반도체막을 형성한 후, 이 반도체막 및 하층의 유전체막을 패터닝하여 상기 반도체막에 의한 캐패시터플레이트전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체메모리장치의 제법.
제2항에 있어서, 상기 저저항화용 불순물로서 N형의 불순물을 사용하고, 상기 유전체막으로서 Si3N4막을 사용하는 것을 특징으로 하는 반도체메모리장치의 제법.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920022150A 1991-12-17 1992-11-24 반도체메모리장치 및 그 제법 KR930015014A (ko)

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