KR890017766A - 커패시터를 구비한 반도체 장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명으로 되는 커패시터의 전류전압 특성을 도시한 도면, 제 4 도는 및 제 10 도는 본 발명의 다른 실시예를 도시한 단면도.
Claims (14)
- 제 1 의 전극, 상기 제 1 의 전극위에 형성된 절연막 및 상기 절연막 위에 형성된 제 2 의 전극을 포함하며, 상기 제1 및 제2 의 전극의 적어도 상기 절연막 측의 표면영역에는 각각 도전형이 서로 다른 제1 및 제2의 반도체로 되는 커패시터.
- 특허청구의 범위 제 1 항에 있어서, 상기 반도체는 다결정 실리콘인 커패시터.
- 특허청구의 범위 제 2 항에 있어서, 상기 다결정 실리콘의 적어도 상기 절연막 측의 불순물 농도는 1×1019cm-32×1021cm-3인 커패시터.
- 특허청구의 범위 제 1 항에 있어서, 상기 절연막의 열산화 실리콘 환산막 의 두께는 2nm~6nm인 커패시터.
- 특허청구의 범위 제 1 항에 있어서, 상기 제 1 의 전극은 하부전극으로서 실리콘 기판의 표면에 형성된 불순물 도우프 영역인 캐패시터.
- 특허청구의 범위 제 1 항에 있어서, 상기 제 1 의 전극은 하부전극으로서 다결성 실리콘 막으로 되는 커패시터.
- 특허청구의 범위 제 6 항에 있어서, 상기 제 1 의 전극은 상기 반도체 기판의 표면영역내에 형성된 제 1 도전형을 갖는 불순물 도우프 영역에 전기적으로 접속되어 있는 커패시터.
- 반도체 기판위에 형성된 정보를 축적하기 위한 커패시터와 상기 커패시터를 구동하기 위한 MOS 트랜지스터를 구비하고, 상기 커패시터를 도전형이 서로 다른 제1 및 제2 도전형을 갖는 제1 및 제2의 전극과 상기 제1 및 제 2 의 전극사이에 개재하는 절연막을 구비하고 있는 반도체 장치.
- 특허청구의 범위 제8항에 있어서, 상기 제1 및 제 2 의 전극은 각각 제1 및 제 2 도전형을 갖는 실리콘인 반도체 장치.
- 특허청구의 범위 제 9 항에 있어서, 상기 제1 의 전극은 하부전극으로서 상기 반도체 기판의 표면영역내에 형성된 제 1 도전형의 불순물 도우프 영역인 반도체 장치.
- 특허청구의 범위 제 9 항에 있어서, 상기 제1 및 제 2 의 전극은 다결정 실리콘 막으로 되는 반도체 장치.
- 특허청구의 범위 제 11 항에 있어서, 상기 제1 및 제 2 의 전극의 적어도 상기 절연막 측의 불순물 농도는 1×1019cm-3~2×1021cm-3인 반도체 장치.
- 특허청구의 범위 제 12 항에 있어서, 상기 절연막의 열산화 실리콘 환산막의 두께는 2nm~6nm인 반도체장치.
- 특허청구의 범위 제 11 항에 있어서, 상기 커패시터는 상기 MOS트랜지스터의 적어도 게이트 상부에 배치되고, 상기 제 1 의 전극은 상기 MOS트랜지스터의 소스와 접속되어 있는 반도체 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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