JP2654393B2 - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特にキャパシタ（容量）
を備えた半導体装置に関する。
を備えた半導体装置に関する。
記憶保持動作が必要な随時書き込み読み出し型記憶装
置（以下DRAMと略称する）の高集積化は、目覚ましい速
度で実現されている。現在の主流は256Kビット品である
が、既に1Mビット品の量産も始まっている。このような
高集積化は、主に素子寸法の微細化により達成されてき
た。その際、微細化に伴うキャパシタ容量の減少のため
に、信号対雑音比（S/N比）の低下やα線による信号反
転（いわゆるソフトエラー）等の弊害が顕在化し、信頼
性の上で大きな問題となってきた。このためキャパシタ
容量を増加させる目的で、キャパシタ絶縁膜の薄膜化が
なされてきた。その厚さは1Mビットで既に熱酸化膜換算
で10nmであり、次世代の4Mビット品では、４〜6nmの厚
さの絶縁膜が必要であるとされている。熱酸化膜換算と
は熱酸化によるシリコン酸化膜のコンデンサの容量と同
じくなるように換算することで、式 （ここにＣは容量、Ｓは面積、εは誘導率、ｄは厚みを
表わす）に従って換算する。ところが、絶縁膜がこのよ
うに薄くなると、キャパシタの電極間にトンネル電流が
流れ、蓄積した電荷が消失してしまうという問題が生ず
る。この点に関しては、例えばソリッド・ステート・エ
レクトロニクス、第10巻（1967年）、第865頁から第873
頁（Solid−State Electronics,Vol.10,pp865−873（19
67））において論じられている。
置（以下DRAMと略称する）の高集積化は、目覚ましい速
度で実現されている。現在の主流は256Kビット品である
が、既に1Mビット品の量産も始まっている。このような
高集積化は、主に素子寸法の微細化により達成されてき
た。その際、微細化に伴うキャパシタ容量の減少のため
に、信号対雑音比（S/N比）の低下やα線による信号反
転（いわゆるソフトエラー）等の弊害が顕在化し、信頼
性の上で大きな問題となってきた。このためキャパシタ
容量を増加させる目的で、キャパシタ絶縁膜の薄膜化が
なされてきた。その厚さは1Mビットで既に熱酸化膜換算
で10nmであり、次世代の4Mビット品では、４〜6nmの厚
さの絶縁膜が必要であるとされている。熱酸化膜換算と
は熱酸化によるシリコン酸化膜のコンデンサの容量と同
じくなるように換算することで、式 （ここにＣは容量、Ｓは面積、εは誘導率、ｄは厚みを
表わす）に従って換算する。ところが、絶縁膜がこのよ
うに薄くなると、キャパシタの電極間にトンネル電流が
流れ、蓄積した電荷が消失してしまうという問題が生ず
る。この点に関しては、例えばソリッド・ステート・エ
レクトロニクス、第10巻（1967年）、第865頁から第873
頁（Solid−State Electronics,Vol.10,pp865−873（19
67））において論じられている。
この問題を解決するために提案されたのが、積層構造
を有するキャパシタである。該積層型キャパシタに関し
ては、特公昭61−55258において論じられている。積層
型キャパシタは、その一部がMOSトランジスタの上部に
重なるように形成されるため、キャパシタ面積を大きく
することができる。そのため、熱酸化膜換算で10nmの絶
縁膜を用いても4MビットDRAMに必要な容量を確保するこ
とが可能となり、蓄積電荷の消失という問題を防止する
ことができる。
を有するキャパシタである。該積層型キャパシタに関し
ては、特公昭61−55258において論じられている。積層
型キャパシタは、その一部がMOSトランジスタの上部に
重なるように形成されるため、キャパシタ面積を大きく
することができる。そのため、熱酸化膜換算で10nmの絶
縁膜を用いても4MビットDRAMに必要な容量を確保するこ
とが可能となり、蓄積電荷の消失という問題を防止する
ことができる。
なお、Ｐ型半導体とＮ型半導体とそれらの間に挟まれ
た絶縁膜とで形成されたキャパシタを有する半導体装置
を開示したものとしては、特開昭62−208658号、特開昭
62−271462号公報、特開昭63−29571号公報、特開昭62
−69550号公報等がある。
た絶縁膜とで形成されたキャパシタを有する半導体装置
を開示したものとしては、特開昭62−208658号、特開昭
62−271462号公報、特開昭63−29571号公報、特開昭62
−69550号公報等がある。
上記特公昭61−55258号公報記載の従来技術は、さら
に高集積化を図ること、例えば16Mビット品を実現する
ことについては配慮がされておらず、熱酸化膜換算で5n
m程度の厚さの絶縁膜となると再びトンネル電流による
電荷の消失が問題となってくる。5nmの絶縁膜がかろう
じて実用に耐えうるという報告もあるが、さらに薄膜化
するのは極めて困難である。そのため、より高集積化し
た場合、膜厚変動等による製造歩留まりの低下が懸念さ
れ、さらに高集積化することはほとんど不可能に近いと
いう問題があった。
に高集積化を図ること、例えば16Mビット品を実現する
ことについては配慮がされておらず、熱酸化膜換算で5n
m程度の厚さの絶縁膜となると再びトンネル電流による
電荷の消失が問題となってくる。5nmの絶縁膜がかろう
じて実用に耐えうるという報告もあるが、さらに薄膜化
するのは極めて困難である。そのため、より高集積化し
た場合、膜厚変動等による製造歩留まりの低下が懸念さ
れ、さらに高集積化することはほとんど不可能に近いと
いう問題があった。
また、特開昭63−29571号公報記載の従来技術は、ソ
フトエラーの低減を目的とするもので、トンネル電流の
抑制について配慮されておらず、キャパシタ絶縁膜を薄
膜化することは極めて困難であるという問題があった。
フトエラーの低減を目的とするもので、トンネル電流の
抑制について配慮されておらず、キャパシタ絶縁膜を薄
膜化することは極めて困難であるという問題があった。
また、特開昭62−208658号公報、特開昭62−271462号
公報、特開昭62−69550号公報記載の従来技術は、キャ
パシタ全領域に渡って絶縁膜がＰ型半導体とＮ型半導体
との間に挟まれておらず、一部で絶縁膜が同じ導電型の
半導体の間に挟まれているため、特にその部分におい
て、絶縁膜を薄膜化するとトンネル電流が流れるため、
蓄積電荷が消失してしまうという問題があった。
公報、特開昭62−69550号公報記載の従来技術は、キャ
パシタ全領域に渡って絶縁膜がＰ型半導体とＮ型半導体
との間に挟まれておらず、一部で絶縁膜が同じ導電型の
半導体の間に挟まれているため、特にその部分におい
て、絶縁膜を薄膜化するとトンネル電流が流れるため、
蓄積電荷が消失してしまうという問題があった。
本発明の目的は、絶縁膜が薄くとも電荷の消失が生ず
ることの無い半導体装置を提供することにある。
ることの無い半導体装置を提供することにある。
〔課題を解決するための手段〕 上記目的を達成するために、本発明の半導体装置は、
Ｐ型半導体とＮ型半導体とそれらの間に挟まれた絶縁膜
とで形成されたキャパシタを具備し、このＮ型半導体を
基準として、Ｐ型半導体が正電圧となる第１の状態と負
電圧となる第２の状態とで２値の情報を蓄積するもので
あって、上記正電圧の大きさが上記負電圧の大きさの絶
対値より大きくなるようにしたものである。
Ｐ型半導体とＮ型半導体とそれらの間に挟まれた絶縁膜
とで形成されたキャパシタを具備し、このＮ型半導体を
基準として、Ｐ型半導体が正電圧となる第１の状態と負
電圧となる第２の状態とで２値の情報を蓄積するもので
あって、上記正電圧の大きさが上記負電圧の大きさの絶
対値より大きくなるようにしたものである。
本発明においては、絶縁膜下の半導体基板又は第一の
導電性薄膜と絶縁膜上の第二の導電性薄膜との少なくと
も一方、より好ましくは両者の少なくとも一部分が高濃
度、例えば1019cm-3以上、に不純物を含有していること
が望ましい。なお、不純物濃度が1019cm-3未満である
と、電極に空乏層ができて実効的な容量低下をもたらす
ので好ましくない。
導電性薄膜と絶縁膜上の第二の導電性薄膜との少なくと
も一方、より好ましくは両者の少なくとも一部分が高濃
度、例えば1019cm-3以上、に不純物を含有していること
が望ましい。なお、不純物濃度が1019cm-3未満である
と、電極に空乏層ができて実効的な容量低下をもたらす
ので好ましくない。
前述のように、絶縁膜が薄くなると電極間にトンネル
電流が流れるようになる。その機構に関しては、例えば
フィジカル・レビュー、第140巻（1965年）、第179頁か
ら186頁（Physical Review,Vol.140,pp179−186（196
5））において論じられている。該理論によれば、トン
ネル電流が流れるためには、下記状況を実現することが
必要である。
電流が流れるようになる。その機構に関しては、例えば
フィジカル・レビュー、第140巻（1965年）、第179頁か
ら186頁（Physical Review,Vol.140,pp179−186（196
5））において論じられている。該理論によれば、トン
ネル電流が流れるためには、下記状況を実現することが
必要である。
（１）電子が一方の電極から他方へとトンネルする確率
が大きいこと。
が大きいこと。
（２）トンネルする側の電極に存在する電子と同一のエ
ネルギーを有し、かつ電子に占有されていない量子状態
がトンネルしていく先の電極に存在すること。
ネルギーを有し、かつ電子に占有されていない量子状態
がトンネルしていく先の電極に存在すること。
従来型のキャパシタにおいては上記（２）が満たされ
ているので、絶縁膜が薄くなると更に（１）が実現し、
トンネル電流が流れるようになる（前記ソリッド・ステ
ート・エレクトロニクス記載文献参照）。これに対し
て、本発明においては電極の材料を工夫することによ
り、上記（２）の状況が実現するのを防止し、それによ
りトンネル電流の低減を実現した。以下、第２図及び第
３図を用いてさらに詳細に説明する。なお、簡単のため
に、温度は絶対零度であると仮定する。また、左側の電
極（Ｎ型）を基準として、右側の電極（Ｐ型）にバイア
ス電圧を加えるものとする。
ているので、絶縁膜が薄くなると更に（１）が実現し、
トンネル電流が流れるようになる（前記ソリッド・ステ
ート・エレクトロニクス記載文献参照）。これに対し
て、本発明においては電極の材料を工夫することによ
り、上記（２）の状況が実現するのを防止し、それによ
りトンネル電流の低減を実現した。以下、第２図及び第
３図を用いてさらに詳細に説明する。なお、簡単のため
に、温度は絶対零度であると仮定する。また、左側の電
極（Ｎ型）を基準として、右側の電極（Ｐ型）にバイア
ス電圧を加えるものとする。
本発明のキャパシタにおけるバイアス電圧とキャパシ
タを流れる電流（ゲート電流）との関係は第２図に示す
ようになる。これは下記理由による。
タを流れる電流（ゲート電流）との関係は第２図に示す
ようになる。これは下記理由による。
バイアス電圧が0Vの場合には第３図（ｂ）のようにな
り、上記（２）の状況は実現していない。負のバイアス
電圧を加えていくと第３図（ａ）のようになり、右側電
極の価電子帯にある電子が左側の電極の伝導帯にトンネ
ルすることができるようになる。バイアス電圧の絶対値
が大きくなると、このような電子の数の増加に伴い、ト
ンネル電流も増大する。
り、上記（２）の状況は実現していない。負のバイアス
電圧を加えていくと第３図（ａ）のようになり、右側電
極の価電子帯にある電子が左側の電極の伝導帯にトンネ
ルすることができるようになる。バイアス電圧の絶対値
が大きくなると、このような電子の数の増加に伴い、ト
ンネル電流も増大する。
これに対して、正のバイアス電圧を加えると、まず第
３図（ｃ）に示すような状況が生ずる。この場合、左側
電極の伝導帯にある電子が右側電極の価電子帯にトンネ
ルすることができるので、電流が流れ出す。しかし、さ
らにバイアス電圧を大きくしていくと、第３図（ｄ）に
示すように、左側電極の伝導帯にある電子と同一のエネ
ルギーを有する量子状態が右側電極に存在しなくなるの
で、トンネル電流が減少するようになる。さらにバイア
ス電圧が大きくなると、第３図（ｅ）に示すように、左
側電極の伝導帯電子、価電子帯電子が右側電極の伝導
帯、価電子帯へとそれぞれトンネルすることができるよ
うになり、トンネル電流は再び増加する。第３図（ｆ）
は、バイアス電圧がより何時大きくなった場合であり、
左側電極の価電子帯電子の中には、右側電極の伝導帯へ
とトンネルするものまでも実現し、トンネル電流はます
ます増加する。
３図（ｃ）に示すような状況が生ずる。この場合、左側
電極の伝導帯にある電子が右側電極の価電子帯にトンネ
ルすることができるので、電流が流れ出す。しかし、さ
らにバイアス電圧を大きくしていくと、第３図（ｄ）に
示すように、左側電極の伝導帯にある電子と同一のエネ
ルギーを有する量子状態が右側電極に存在しなくなるの
で、トンネル電流が減少するようになる。さらにバイア
ス電圧が大きくなると、第３図（ｅ）に示すように、左
側電極の伝導帯電子、価電子帯電子が右側電極の伝導
帯、価電子帯へとそれぞれトンネルすることができるよ
うになり、トンネル電流は再び増加する。第３図（ｆ）
は、バイアス電圧がより何時大きくなった場合であり、
左側電極の価電子帯電子の中には、右側電極の伝導帯へ
とトンネルするものまでも実現し、トンネル電流はます
ます増加する。
本発明の基本原理は、上記第３図（ｄ）に示す状況を
実現し、それによりトンネル電流を低減したことにあ
る。実際には、半導体若しくは絶縁膜の禁制帯内に界面
順位又は不純物準位等が形成され、これら準位ヘトンネ
ルの生ずることがあるので、第２図のような負性抵抗を
示さないことも多い。しかし、キャパシタを流れる電流
が従来のものより小さいことには変わりがない。
実現し、それによりトンネル電流を低減したことにあ
る。実際には、半導体若しくは絶縁膜の禁制帯内に界面
順位又は不純物準位等が形成され、これら準位ヘトンネ
ルの生ずることがあるので、第２図のような負性抵抗を
示さないことも多い。しかし、キャパシタを流れる電流
が従来のものより小さいことには変わりがない。
本発明の第一の実施例を、第４図ないし第７図により
説明する。第４図は、本実施例の断面構造を示す概略図
である。Ｎ型、比抵抗10Ωcmのシリコン基板１を用い
て、素子分離用絶縁膜２を選択的に形成した後、窒化ホ
ウ素基板に対向させ、900℃の温度で30分間熱処理する
ことにより、ホウ素を高濃度に含む拡散層19を形成し
た。四針法を用いた比抵抗測定によると、該拡散探層19
の表面濃度は1.5×1020cm-3であった。その後、温度800
℃、１％の酸素を含む窒素雰囲気中で15分間熱処理する
ことにより、該拡散層19上の熱酸化膜を形成し、キャパ
シタ絶縁膜17とした。その後、減圧気相成長法により多
結晶シリコン膜を形成し、POCl3を形成して875℃で30分
間、リン拡散を行った。さらに、該多結晶シリコン膜を
選択的に除去することによりゲート電極18を形成し、キ
ャパシタの形成を完了した。以上において用いた方法
は、いずれも公知である。なお、キャパシタ容量の測定
より、上記熱酸化膜の厚さは2.8nmであった。ただし、
熱酸化膜の比誘電率を3.82とした。また、キャパシタと
しての有効面積（拡散層電極19の面積）は0.46mm2であ
った。
説明する。第４図は、本実施例の断面構造を示す概略図
である。Ｎ型、比抵抗10Ωcmのシリコン基板１を用い
て、素子分離用絶縁膜２を選択的に形成した後、窒化ホ
ウ素基板に対向させ、900℃の温度で30分間熱処理する
ことにより、ホウ素を高濃度に含む拡散層19を形成し
た。四針法を用いた比抵抗測定によると、該拡散探層19
の表面濃度は1.5×1020cm-3であった。その後、温度800
℃、１％の酸素を含む窒素雰囲気中で15分間熱処理する
ことにより、該拡散層19上の熱酸化膜を形成し、キャパ
シタ絶縁膜17とした。その後、減圧気相成長法により多
結晶シリコン膜を形成し、POCl3を形成して875℃で30分
間、リン拡散を行った。さらに、該多結晶シリコン膜を
選択的に除去することによりゲート電極18を形成し、キ
ャパシタの形成を完了した。以上において用いた方法
は、いずれも公知である。なお、キャパシタ容量の測定
より、上記熱酸化膜の厚さは2.8nmであった。ただし、
熱酸化膜の比誘電率を3.82とした。また、キャパシタと
しての有効面積（拡散層電極19の面積）は0.46mm2であ
った。
本実施例のキャパシタにおいては、ゲート電極18の導
電型はＮ型、他方の電極となる拡散層19についてはＰ型
である。第５図に、以上のようにして形成したキャパシ
タを流れる電流（ゲート電流）と加えたバイアス電圧と
の関係を示す。ここでは、シリコン基板１を基準とし
て、ゲート電極18に加えた電圧をバイアス電圧とした。
同図から分かるように、負のバイアス電圧に対してゲー
ト電流が低減されており、本発明の効果が現われてい
る。同効果は、特にバイアス電圧が1.2V（シリコンの禁
制帯幅に対応）以内の時に顕著であるが、これは、第３
図から予期されることである。第６図は、第５図におけ
る座標軸を変えて、再度、電流−電圧特性を示したもの
である。同図は、トンネル電流特有の負性抵抗の存在を
明確に示している。
電型はＮ型、他方の電極となる拡散層19についてはＰ型
である。第５図に、以上のようにして形成したキャパシ
タを流れる電流（ゲート電流）と加えたバイアス電圧と
の関係を示す。ここでは、シリコン基板１を基準とし
て、ゲート電極18に加えた電圧をバイアス電圧とした。
同図から分かるように、負のバイアス電圧に対してゲー
ト電流が低減されており、本発明の効果が現われてい
る。同効果は、特にバイアス電圧が1.2V（シリコンの禁
制帯幅に対応）以内の時に顕著であるが、これは、第３
図から予期されることである。第６図は、第５図におけ
る座標軸を変えて、再度、電流−電圧特性を示したもの
である。同図は、トンネル電流特有の負性抵抗の存在を
明確に示している。
本発明においては、Ｐ型半導体及びＮ型半導体を一対
としてキャパシタ電極を構成することが本質である。従
って、同構造が実現できるのであれば他の材料・製造方
法を用いても、本発明の目的が達成できるのは言うまで
もない。例えば、上記実施例における拡散層19のかわり
に、シリコン基板１上に多結晶シリコン膜又は非晶質シ
リコン膜を形成してもよく、不純物のドーピングにおい
ても、拡散法のかわりにイオン打込み法を用いても良
い。また、多結晶シリコン膜又は非晶質シリコン膜を形
成する際に、同時に不純物をドーピングしてしまう方法
を用いることも可能である。さらには、不純物として他
のドーパント、例えば、リンのかわりにヒ素・アンチモ
ン等を用いても良く、シリコン以外の半導体、例えばGa
As等を用いても本発明が実現できるのは言うまでもな
い。
としてキャパシタ電極を構成することが本質である。従
って、同構造が実現できるのであれば他の材料・製造方
法を用いても、本発明の目的が達成できるのは言うまで
もない。例えば、上記実施例における拡散層19のかわり
に、シリコン基板１上に多結晶シリコン膜又は非晶質シ
リコン膜を形成してもよく、不純物のドーピングにおい
ても、拡散法のかわりにイオン打込み法を用いても良
い。また、多結晶シリコン膜又は非晶質シリコン膜を形
成する際に、同時に不純物をドーピングしてしまう方法
を用いることも可能である。さらには、不純物として他
のドーパント、例えば、リンのかわりにヒ素・アンチモ
ン等を用いても良く、シリコン以外の半導体、例えばGa
As等を用いても本発明が実現できるのは言うまでもな
い。
第７図は、本実施例の効果を明瞭に示すために行った
実験の結果を示したものである。同図のキャパシタにお
いては、第４図に示した多結晶シリコン電極へのドーピ
ングを、リン拡散の変わりに、上記した窒化ホウ素基板
対向法により行った。従って、ゲート電極18・拡散層電
極19ともにＰ型である。同図から明らかなように、本キ
ャパシタにおいては負のバイアス電圧に対しても、正の
場合に対するのと同様に大きなゲート電流が流れてい
る。
実験の結果を示したものである。同図のキャパシタにお
いては、第４図に示した多結晶シリコン電極へのドーピ
ングを、リン拡散の変わりに、上記した窒化ホウ素基板
対向法により行った。従って、ゲート電極18・拡散層電
極19ともにＰ型である。同図から明らかなように、本キ
ャパシタにおいては負のバイアス電圧に対しても、正の
場合に対するのと同様に大きなゲート電流が流れてい
る。
第８図は、本発明の第二の実施例のキャパシタにおけ
る電流−電圧特性を示したものである。本キャパシタに
おいては、Ｐ型基板を用いて、上記したのと同一の条件
でPOCl3を拡散源として拡散層19を形成した。また、ゲ
ート電極18を構成する多結晶シリコンへのドーピング
は、上記窒化ホウ素基板対向法により行った。その他
は、第一の実施例と全く同一の方法及び条件でキャパシ
タを完成させた。なお、容量測定より求めたキャパシタ
絶縁膜の厚さは、5.3nmであった。絶縁膜の厚さが第一
の実施例と異なるのは、基板内に高濃度にドーピングさ
れたリンにより酸化が増速された効果によるものと思わ
れる。本実施例においては、正のバイアス電圧に対して
ゲート電流が低減している。これは、第一の実施例とは
逆に、ゲート電極18がＰ型、拡散層19がＮ型である効果
である。
る電流−電圧特性を示したものである。本キャパシタに
おいては、Ｐ型基板を用いて、上記したのと同一の条件
でPOCl3を拡散源として拡散層19を形成した。また、ゲ
ート電極18を構成する多結晶シリコンへのドーピング
は、上記窒化ホウ素基板対向法により行った。その他
は、第一の実施例と全く同一の方法及び条件でキャパシ
タを完成させた。なお、容量測定より求めたキャパシタ
絶縁膜の厚さは、5.3nmであった。絶縁膜の厚さが第一
の実施例と異なるのは、基板内に高濃度にドーピングさ
れたリンにより酸化が増速された効果によるものと思わ
れる。本実施例においては、正のバイアス電圧に対して
ゲート電流が低減している。これは、第一の実施例とは
逆に、ゲート電極18がＰ型、拡散層19がＮ型である効果
である。
第９図に、本実施例の効果を明瞭に示すために行った
実験の結果を示す。同図においては、ゲート電極18への
ドーピングを、窒化ホウ素基板対向法の変わりに、上記
リン拡散により行っており、ゲート電極18・拡散層19と
もにＮ型である。同図から明らかなように、本キャパシ
タにおいては負のバイアス電圧に対しても、正の場合に
対するのと同様に、大きなゲート電流が流れている。
実験の結果を示す。同図においては、ゲート電極18への
ドーピングを、窒化ホウ素基板対向法の変わりに、上記
リン拡散により行っており、ゲート電極18・拡散層19と
もにＮ型である。同図から明らかなように、本キャパシ
タにおいては負のバイアス電圧に対しても、正の場合に
対するのと同様に、大きなゲート電流が流れている。
つぎに、第１図を用いて、第三の実施例について説明
する。同図は、本発明による積層型キャパシタを具備し
た、DRAMの断面構造図である。本DRAMにおいては、シリ
コン基板１上に形成された第一の多結晶シリコン電極
５、キャパシタ絶縁膜６、第二の多結晶シリコン電極７
とからキャパシタが構成されている。第一の多結晶シリ
コン電極５は、多結晶シリコンパッド９を介して第一の
拡散層10と接続されている。該拡散層10は、ゲート電極
12に電圧を加えることにより、第二の拡散層13と電気的
に接続され、さらに、多結晶シリコンパッド14を介し
て、ビット線16と接続されている。本実施例において
は、多結晶シリコン電極７はＰ型であり、他の多結晶シ
リコン電極・パッド及び拡散層は、いずれもＮ型であ
る。これが、本発明において最も重要な点である。キャ
パシタ絶縁膜６は、以下のようにして形成した。多結晶
シリコン電極５を形成した後、まず、900℃、１気圧のN
H3雰囲気中で30分間熱処理することにより、薄い熱窒化
膜を形成する。その後、減圧気相成長法により3nmの窒
化シリコン膜を形成し、さらに900℃におけるスティー
ム酸化法を用いて、該窒化シリコン膜表面に酸化シリコ
ン膜を形成することにより、キャパシタ絶縁膜の形成を
完了する。容量測定から求めた該絶縁膜の酸化膜換算の
厚さは5nmであった。このようにしてキャパシタ絶縁膜
を形成すれば、熱酸化膜単層の場合に生ずる諸問題、例
えば、多結晶シリコン膜中のリンによる増速酸化に伴う
膜厚制御性の低下、及びリンが酸化膜中に取り込まれる
ことによる膜質の劣化を防止することができ、本発明の
効果をより一層発揮させることができる。なお、上記窒
化シリコン膜及び酸化シリコン膜の厚さが種々に異なる
もの、並びにTa2O5膜、Al2O3膜、又はこれらを含む積層
膜についても検討した結果、熱酸化膜換算で6nm以下の
絶縁膜に対して、本発明が特に有効であることが分かっ
た。なお、絶縁膜の厚みは2nm以上であることが好まし
い。厚みが2nm未満であると絶縁膜として作用し難い。
する。同図は、本発明による積層型キャパシタを具備し
た、DRAMの断面構造図である。本DRAMにおいては、シリ
コン基板１上に形成された第一の多結晶シリコン電極
５、キャパシタ絶縁膜６、第二の多結晶シリコン電極７
とからキャパシタが構成されている。第一の多結晶シリ
コン電極５は、多結晶シリコンパッド９を介して第一の
拡散層10と接続されている。該拡散層10は、ゲート電極
12に電圧を加えることにより、第二の拡散層13と電気的
に接続され、さらに、多結晶シリコンパッド14を介し
て、ビット線16と接続されている。本実施例において
は、多結晶シリコン電極７はＰ型であり、他の多結晶シ
リコン電極・パッド及び拡散層は、いずれもＮ型であ
る。これが、本発明において最も重要な点である。キャ
パシタ絶縁膜６は、以下のようにして形成した。多結晶
シリコン電極５を形成した後、まず、900℃、１気圧のN
H3雰囲気中で30分間熱処理することにより、薄い熱窒化
膜を形成する。その後、減圧気相成長法により3nmの窒
化シリコン膜を形成し、さらに900℃におけるスティー
ム酸化法を用いて、該窒化シリコン膜表面に酸化シリコ
ン膜を形成することにより、キャパシタ絶縁膜の形成を
完了する。容量測定から求めた該絶縁膜の酸化膜換算の
厚さは5nmであった。このようにしてキャパシタ絶縁膜
を形成すれば、熱酸化膜単層の場合に生ずる諸問題、例
えば、多結晶シリコン膜中のリンによる増速酸化に伴う
膜厚制御性の低下、及びリンが酸化膜中に取り込まれる
ことによる膜質の劣化を防止することができ、本発明の
効果をより一層発揮させることができる。なお、上記窒
化シリコン膜及び酸化シリコン膜の厚さが種々に異なる
もの、並びにTa2O5膜、Al2O3膜、又はこれらを含む積層
膜についても検討した結果、熱酸化膜換算で6nm以下の
絶縁膜に対して、本発明が特に有効であることが分かっ
た。なお、絶縁膜の厚みは2nm以上であることが好まし
い。厚みが2nm未満であると絶縁膜として作用し難い。
本実施例においては、第二のキャパシタ電極７に加え
る電圧を、通常の0.5Vccより高めに設定している。この
ようにすると、キャパシタに電荷を蓄積するために第一
の多結晶シリコン電極５に0V又はVcc（０＞）の電圧を
加えた際に、キャパシタ絶縁膜６に加わる負の電圧の絶
対値が、通常の0.5Vcc方式と比較して減少し、正の電圧
は逆に増大する。ここで、キャパシタ絶縁膜６に加わる
電圧は、第一の多結晶シリコン電極５を基準としてい
る。本実施例の構造においては、上記第二の実施例と同
様にして、第一の多結晶シリコン電極５に対する第二の
多結晶シリコン電極７の電圧が正の場合、ゲート電流の
低減がなされている。そのため、従来よりも絶縁膜を薄
くしたにもかかわらず、ゲート電流の増大による電荷の
消失という問題が生じず、キャパシタ容量の増加を図る
ことができた。なお、必要に応じて、第二の多結晶シリ
コン電極７にVcc、又は0.5Vccの電圧を加えてもよい。
る電圧を、通常の0.5Vccより高めに設定している。この
ようにすると、キャパシタに電荷を蓄積するために第一
の多結晶シリコン電極５に0V又はVcc（０＞）の電圧を
加えた際に、キャパシタ絶縁膜６に加わる負の電圧の絶
対値が、通常の0.5Vcc方式と比較して減少し、正の電圧
は逆に増大する。ここで、キャパシタ絶縁膜６に加わる
電圧は、第一の多結晶シリコン電極５を基準としてい
る。本実施例の構造においては、上記第二の実施例と同
様にして、第一の多結晶シリコン電極５に対する第二の
多結晶シリコン電極７の電圧が正の場合、ゲート電流の
低減がなされている。そのため、従来よりも絶縁膜を薄
くしたにもかかわらず、ゲート電流の増大による電荷の
消失という問題が生じず、キャパシタ容量の増加を図る
ことができた。なお、必要に応じて、第二の多結晶シリ
コン電極７にVcc、又は0.5Vccの電圧を加えてもよい。
また、本実施例においては、キャパシタ形成後、H2を
含む雰囲気中で400℃、30分間の熱処理を行っている
が、これもゲート電流を低減する上で有効であった。
含む雰囲気中で400℃、30分間の熱処理を行っている
が、これもゲート電流を低減する上で有効であった。
さらに、本実施例のDRAMにおいては、回路動作に伴う
発熱のためにシリコン基板１の温度は、通常の室温雰囲
気において50℃以上、例えば約70℃にまで上昇し、70℃
の雰囲気においては約120℃にまで上昇したが、キャパ
シタ絶縁膜を流れる電流の増大に伴う回路動作の異常は
生じなかった。これは、トンネル・ダイオードの場合と
異なり、本発明の構造においては、温度の上昇に伴う電
流の増加が少ないためである。
発熱のためにシリコン基板１の温度は、通常の室温雰囲
気において50℃以上、例えば約70℃にまで上昇し、70℃
の雰囲気においては約120℃にまで上昇したが、キャパ
シタ絶縁膜を流れる電流の増大に伴う回路動作の異常は
生じなかった。これは、トンネル・ダイオードの場合と
異なり、本発明の構造においては、温度の上昇に伴う電
流の増加が少ないためである。
以上に述べたように、本発明によれば、キャパシタ絶
縁膜を流れる電流の増体を招くことなく、該絶縁膜を薄
くすることができるので、キャパシタ容量を増大させる
ことができる。
縁膜を流れる電流の増体を招くことなく、該絶縁膜を薄
くすることができるので、キャパシタ容量を増大させる
ことができる。
第１図、第４図は本発明の実施例を示す断面概略図、第
５図、第６図、第８図は本発明の効果を示す図、第７
図、第９図は本発明の効果を示すために行った実験の結
果を示す図、第２図、第３図は本発明の原理を示す図で
ある。 １……シリコン基板、２……素子分離用絶縁膜 ３、４……シリコン酸化膜 ５、７……多結晶シリコン電極 ６、17……キャパシタ絶縁膜 ８……ワード線 ９、14……多結晶シリコンパッド 10、13……拡散層、15……層間絶縁膜 16……ビット線、18……ゲート電極 19……拡散層、21……伝導帯の下端 22……価電子帯の上端、23、24……フェルミ準位 25……絶縁膜の伝導帯の下端 26……絶縁膜の価電子帯の上端
５図、第６図、第８図は本発明の効果を示す図、第７
図、第９図は本発明の効果を示すために行った実験の結
果を示す図、第２図、第３図は本発明の原理を示す図で
ある。 １……シリコン基板、２……素子分離用絶縁膜 ３、４……シリコン酸化膜 ５、７……多結晶シリコン電極 ６、17……キャパシタ絶縁膜 ８……ワード線 ９、14……多結晶シリコンパッド 10、13……拡散層、15……層間絶縁膜 16……ビット線、18……ゲート電極 19……拡散層、21……伝導帯の下端 22……価電子帯の上端、23、24……フェルミ準位 25……絶縁膜の伝導帯の下端 26……絶縁膜の価電子帯の上端
Claims (1)
- 【請求項１】Ｐ型半導体とＮ型半導体とそれらの間に挟
まれた絶縁膜とで形成されたキャパシタを具備し、上記
Ｎ型半導体を基準として、上記Ｐ型半導体が正電圧とな
る第１の状態と負電圧となる第２の状態とで２値の情報
を蓄積する半導体装置において、 上記正電圧の大きさが上記負電圧の大きさの絶対値より
大きいことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117140A JP2654393B2 (ja) | 1988-05-16 | 1988-05-16 | 半導体装置 |
| KR1019890006174A KR890017766A (ko) | 1988-05-16 | 1989-05-09 | 커패시터를 구비한 반도체 장치 |
| US07/349,820 US4989056A (en) | 1988-05-16 | 1989-05-10 | Semiconductor capacitor |
| DE3915594A DE3915594C2 (de) | 1988-05-16 | 1989-05-12 | Kondensator, insbesondere für integrierte Halbleiterschaltungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117140A JP2654393B2 (ja) | 1988-05-16 | 1988-05-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01289153A JPH01289153A (ja) | 1989-11-21 |
| JP2654393B2 true JP2654393B2 (ja) | 1997-09-17 |
Family
ID=14704448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117140A Expired - Fee Related JP2654393B2 (ja) | 1988-05-16 | 1988-05-16 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2654393B2 (ja) |
| KR (1) | KR890017766A (ja) |
| DE (1) | DE3915594C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5691249A (en) * | 1990-03-20 | 1997-11-25 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| JPH04335567A (ja) * | 1991-05-10 | 1992-11-24 | Sony Corp | Ｄｒａｍセルキャパシタ |
| JPH0677402A (ja) * | 1992-07-02 | 1994-03-18 | Natl Semiconductor Corp <Ns> | 半導体デバイス用誘電体構造及びその製造方法 |
| JPH1065118A (ja) * | 1996-08-19 | 1998-03-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6507063B2 (en) | 2000-04-17 | 2003-01-14 | International Business Machines Corporation | Poly-poly/MOS capacitor having a gate encapsulating first electrode layer |
| DE10310128B4 (de) * | 2003-03-07 | 2006-08-31 | Infineon Technologies Ag | Verfahren zum Erzeugen von Halbleiterzonen mit n-Leitfähigkeit in einem Halbleiterkörper |
| EP2748111B1 (de) | 2011-11-17 | 2015-01-07 | Alexander Schluttig | Vorrichtung und verfahren zur herstellung keimfreien wassers mittels eines querstrom-flüssigkeitssterilfiltes |
| DE102015006278B4 (de) | 2015-05-15 | 2021-09-09 | Alexander Schluttig | Selbstdesinfizierender Geruchsverschluss |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1428581A (fr) * | 1965-01-05 | 1966-02-18 | Radiotechnique | Condensateur incorporé dans un circuit monolithique et son procédé de fabrication |
| DE2622623A1 (de) * | 1976-05-20 | 1977-12-01 | Siemens Ag | Mos-varaktor |
| JPS5847862B2 (ja) * | 1979-08-30 | 1983-10-25 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| US4649406A (en) * | 1982-12-20 | 1987-03-10 | Fujitsu Limited | Semiconductor memory device having stacked capacitor-type memory cells |
| EP0171445A1 (de) * | 1984-08-11 | 1986-02-19 | Deutsche ITT Industries GmbH | Monolithisch integrierte Schaltung mit einem integrierten MIS-Kondensator |
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1988
- 1988-05-16 JP JP63117140A patent/JP2654393B2/ja not_active Expired - Fee Related
-
1989
- 1989-05-09 KR KR1019890006174A patent/KR890017766A/ko not_active Application Discontinuation
- 1989-05-10 US US07/349,820 patent/US4989056A/en not_active Expired - Fee Related
- 1989-05-12 DE DE3915594A patent/DE3915594C2/de not_active Expired - Fee Related
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| DE3915594A1 (de) | 1989-11-30 |
| KR890017766A (ko) | 1989-12-18 |
| US4989056A (en) | 1991-01-29 |
| JPH01289153A (ja) | 1989-11-21 |
| DE3915594C2 (de) | 1994-06-09 |
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