JPH01289153A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特にキャパシタ（容量）を
備えた半導体装置に関する。

〔従来の技術〕

記憶保持動作が必要な随時書き込み読み出し型記憶装置
（以下ＤＲＡＭと略称する）の高集積化は、目覚ましい
速度で実現されている。現在の主流は２５６にビット品
であるが、既にＩＭビット品の量産も始まっている。こ
のような高集積化は、主に素子寸法の微細化により達成
されてきた。その際、微細化に伴うキャパシタ容量の減
少のために、信号対雑音比（Ｓ／Ｎ比）の低下やα線に
よる信号反転（いわゆるソフトエラー）等の弊害が顕在
化し、信頼性の上で大きな問題となってきた。

このためキャパシタ容量を増加させる目的で、キャパシ
タ絶縁膜の薄膜化がなされてきた。その厚さは１Ｍビッ
トで既に熱酸化膜換算で１Ｏｎ＋＋＋であり、次世代の
４Ｍビット品では、４〜６ｎｍの厚さの絶縁膜が必要で
あるとされている６熱酸化膜換算とは熱酸化によるシリ
コン酸化膜のコンデンサの容量と同じくなるように換算
することで、式（ここにＣは容量、Ｓは面積、Ｅは誘電
率、ｄは厚みを表わす）に従って換算する。ところが、
絶ａ膜がこのように薄くなると、キャパシタの電極間に
トンネル電流が流れ、蓄積した電荷が消失してしまうと
いう問題が生ずる。この点に関しては。

例えばソリッド・ステート・エレクトロニクス、第１０
巻（１９６７年）、第８６５頁から第８７３頁（Ｓｏｌ
ｉｄ−５ｔａｔｅ　Ｅｌｅｃｔｒｏｎｉｃ＋、　Ｖｏｌ
、ＩＯ，ｐｐ８６５−８７３　（１９６７））において
論じられている。

この問題を解決するために提案されたのが、積層構造を
有するキャパシタである。該積層型キャパシタに関して
は、特公昭６１−５５２５８において論じられている。

積層型キャパシタは、その一部がＭｏＳトランジスタの
上部に重なるように形成されるため、キャパシタ面積を
大きくすることができる。そのため、熱酸化膜換算で１
０ｎｍの絶ａ膜を用いても４ＭビットＤＲＡＭに必要な
容量を確保することが可能となり、蓄積電荷の消失とい
う問題を防止することができる。

〔発明が解決しようとする課題〕

上記従来技術は、さらに高集積化を図ること、例えｌｆ
　１６　Ｍピット品を実現することについては配慮がさ
れておらず、熱酸化膜換算で５０−程度の厚さの絶縁膜
となると再びトンネル電流による電荷の消失が問題とな
ってくる＊５ｎｍの絶縁膜がかろうじて実用に耐えつる
という報告もあるが、さらに薄膜化するのは極めて困難
である。そのため、より高集積化した場合、膜厚変動等
による製造歩留まりの低下が想念され、さらに高集積化
することはほとんど不可能に近いという問題があった。

本発明の目的は、絶縁膜が薄くとも電荷の消失が生ずる
ことの無い半導体装置を提供することにある。

〔課題を解決するための手段〕

上記目的は、半導体基板又は第一の導電性薄膜と、該半
導体基板又は該第一の導電性薄膜上に形成された絶縁膜
と、該絶縁膜上に形成された第二の導電性簿膜とを備え
た容量を有する半導体装置において、上記半導体基板又
は上記第一の導電性薄膜の導電型と上記第二の導電性薄
膜の導電型とが互に異なることを特徴とする半導体装置
によって達成される。

本発明においては、絶縁膜下の半導体基板又は第一の導
電性薄膜と絶縁膜上の第二の導電性薄膜との少なくとも
一方、より好ましくは両者の少なくとも一部分が高濃度
１例えば１０”ａｍ−”以上、に不純物を含有している
ことが望ましい、なお、不純物濃度が１０”ｃｔａ−’
未満であると、電極に空乏層ができて実効的な容量低下
をもたらすので好ましくない。

〔作用〕

前述のように、絶縁膜が薄くなると電極間にトンネル電
流が流れるようになる。その機構に関しては、例えばフ
ィジカル・レビュー、第１４０巻（１９６５年）、第１
７９頁から第１８６頁（Ｐｈｙｓｉｃａｌ　Ｒｅｖｉｅ
ｗ。

Ｖｏｌ、１４０．　ｐｐ１７９−１８６　（１９６５）
）において論じられている。該理論によれば、トンネル
電流が流れるためには、下記状況を実現することが必要
である。

（１）Ｉｔ子が一方の電極から他方へとトンネルする確
率が大きいこと。

（２）トンネルする側の電極に存在する電子と同一のエ
ネルギーを有し、かつ電子に占有されていない量子状態
がトンネルしていく先の電極に存在すること。

従来型のキャパシタにおいては上記（２）が満たされて
いるので、絶縁膜が薄くなると更に（１）が実現し、ト
ンネル電流が流れるようになる（前記ソリッド・ステー
ト・エレクトロニクス記載文献参照）、これに対して、
本発明においてはｉａ極の材料を工夫することにより、
上記（２）の状況が実現するのを防止し、それによりト
ンネル電流の低減を実現した。以下、第２図及び第３図
を用いてさらに詳細に説明する。なお、簡単のために、
温度は絶対零度であると仮定する。また、左側の電極（
Ｎ型）を基準として、右側の電極（Ｐ型）にバイアス電
圧を加えるものとする。

本発明のキャパシタにおけるバイアス電圧とキャパシタ
を流れる電流（ゲート電流）との関係は第２図に示すよ
うになる。これは下記理由による。

バイアス電圧がＯＶの場合には第３図（ｂ）のようにな
り、上記（２）の状況は実現していない。

負のバイアス電圧を加えていくと第３図（ａ）のように
なり、右側電極の価電子帯にある電子が左側の電極の伝
導帯にトンネルすることができるようになる。バイアス
電圧の絶対値が大きくなると、このような電子の数の増
加に伴い、トンネル電流も増大する。

これに対して、正のバイアス電圧を加えると。

まず第３図（Ｑ）に示すような状況が生ずる。この場合
、左側電極の伝導帯にある電子が右側電極の価電子帯に
トンネルすることができるので、電流が流れ出す、しか
し、さらにバイアス電圧を大きくしていくと、第３図（
ｄ）に示すように、左側電極の伝導帯にある電子と同一
のエネルギーを有する量子状態が右側電極に存在しなく
なるので、トンネル電流が減少するようになる。さらに
バイアス電圧が大きくなると、第３図（ｅ）に示すよう
に、左側電極の伝導帯電子１価電子帯電子が右側電極の
伝導帯、価電子帯へとそれぞれトンネルすることができ
るようになり、トンネル電流は再び増加する。第３図（
ｆ）は、バイアス電圧がより一層大きくなった場合であ
り、左側電極の価電子帯電子の中には、右側電極の伝導
帯へとトンネルするものまでも出現し、トンネル電流は
ますます増加する。

本発明の基本原理は、上記第３図（ｄ）に示す状況を実
現し、それによりトンネル電流を低減したことにある。

実際には、半導体若しくは絶縁膜の禁制帯内に界面準位
又は不純物準位等が形成され、これら準位へトンネルの
生ずることがあるので、第２図のような負性抵抗を示さ
ないことも多い。しかし、キャパシタを流れる電流が従
来のものより小さいことには変わりがない。

〔実施例〕

本発明の第一の実施例を、第４＠ないし第７図により説
明する。第４図は１本実施例の断面構造を示す概略図で
ある。Ｎ型、比抵抗１０Ωｃｍのシリコン基板１を用い
て、素子分離用絶縁膜２を選択的に形成した後、窒化ホ
ウ素基板に対向させ、９００℃の温度で３０分間熱処理
することにより、ホウ素を高濃度に含む拡散層１９を形
成した。四探針法を用いた比抵抗測定によると、該拡散
ｆｉ１９の表面濃度は１．５Ｘ１０”ｃｍ−’であった
。その後、温度８００℃、１％の酸素を含む窒素雰囲気
中で１５分間熱処理することにより、該拡散層１９上の
熱酸化膜を形成し、キャパシタ絶縁膜１７とした。その
後、減圧気相成長法により多結晶シリコン膜を形成し、
ＰｏＣｌ１３を拡散源として８７５℃で３０分間、リン
拡散を行った。さらに、該多結晶シリコン膜を選択的に
除去することによりゲート電極１８を形成し、キャパシ
タの形成を完了した０以上において用いた方法は、いず
れも公知である。なお、キャパシタ容量の測定より、上
記熱酸化膜の厚さは２．８ｎｍであった。ただし、熱酸
化膜の比誘電率を３．８２とした。また、キャパシタと
しての有効面積（拡散層電極１９の面積）は、　０．４
６ｏ＋鳳２であった。

本実施例のキャパシタにおいては、ゲート電極１８の導
電型はＮ型、他方の電極となる拡散層１９についてはＰ
型である。第５図に、以上のようにして形成したキャパ
シタを流れる電流（ゲート電流）と加えたバイアス電圧
との関係を示す、ここでは、シリコン基板１を基準とし
て、ゲート電極１８に加えた電圧をバイアス電圧とした
。同図から分かるように、負のバイアス電圧に対してゲ
ート電流が低減されており、本発明の効果が現われてい
る。

同効果は、特にバイアス電圧が１．２Ｖ　（シリコンの
禁制帯幅に対応）以内の時に顕著であるが、これは、第
３図から予期されることである６第６図は、第５図にお
ける座標軸？変えて、再度、電流−電圧特性を示したも
のである。同図は、トンネルミ流特有の負性抵抗の存在
を明確に示している。

本発明においては、Ｐ型半導体及びＮ型半導体を一対と
してキャパシタ電極を構成することが本質である。従っ
て、同構造が実現できるのであれば他の材料・製造方法
を用いても、本発明の目的が達成できるのは言うまでも
ない０例えば、上記実施例における拡散層１９のかわり
に、シリコン基板１上に多結晶シリコン膜又は非晶質シ
リコン膜を形成してもよく、不純物のドーピングにおい
ても、拡散法のかわりにイオン打込み法を用いても良い
、また、多結晶シリコン膜又は非晶質シリコン膜を形成
する際に、同時に不純物をドーピングしてしまう方法を
用いることも可能である。さらには、不純物として他の
ドーパント、例えば、リンのかわりにヒ素・アンチモン
等を用いても良く、シリコン以外の半導体１例えばＧａ
Ａｓ等を用いても本発明が実現できるのは言うまでもな
い。

第７図は１本実施例の効果を明瞭に示すために行った実
験の結果を示したものである。同図のキャパシタにおい
ては、第４図に示した多結晶シリコン電極へのドーピン
グを、リン拡散の変わりに、上記した窒化ホウ素基板対
向法により行った。従って、ゲート電極１８・拡散層電
極１９ともにＰ型である。同図から明らかなように１本
キャパシタにおいては負のバイアス電圧に対しても、正
の場合に対するのと同様に大きなゲート電流が流れてい
る。

第８図は１本発明の第二の実施例のキャパシタにおける
電流−電圧特性を示したものである。本キャパシタにお
いては、Ｐ型基板を用いて、上記したのと同一の条件で
ｐｏｃｎ３を拡散源として拡散Ｍ１９を形成した。また
、ゲート電１１１１ｇを構成する多結晶シリコンへのド
ーピングは、上記窒化ホウ素基板対向法により行った。

その他は、第一の実施例と全く同一の方法及び条件でキ
ャパシタを完成させた。なお、容量測定より求めたキャ
パシタ絶縁膜の厚さは、５．３ｎｍであった。絶縁膜の
厚さが第一の実施例と異なるのは、基板内に高濃度にド
ーピングされたリンにより酸化が増速された効果による
ものと思われる６本実施例においては、正のバイアス電
圧に対してゲート電流が低減している。これは、第一の
実施例とは逆に、ゲート電極１８がＰ型、拡散層１９が
Ｎ型である効果である。

第９図に１本実施例の効果を明瞭に示すために行った実
験の結果を示す、同図においては、ゲート電極１８への
ドーピングを、窒化ホウ素基板対向法の変わりに、上記
リン拡散により行っており。

ゲート電極１８・拡散層１９ともにＮ型である・、同図
から明らかなように１本キャパシタにおいては負のバイ
アス電圧に対しても、正の場合に対するのと同様に、大
きなゲート電流が流れている。

つぎに、第１図を用いて、第三の実施例について説明す
る。同図は、本発明による積層型キャパシタを具備した
、ＤＲＡＭの断面構造図である。

本ＤＲＡＭにおいては、シリコン基板１上に形成された
第一の多結晶シリコン電極５．キャパシタ絶縁膜６．第
二の多結晶シリコン電極７とからキャパシタが構成され
ている。第一の多結晶シリコン電極Ｓは、多結晶シリコ
ンパッド９を介して第一の拡散層１０と接続されている
。該拡散層１０は、ゲート電極１２に電圧を加えること
により、第二の拡散層１３と電気的に接続され、さらに
、多結晶シリコンパッド１４を介して、ビットｆｉ１６
と接続されている０本実施例においては、多結晶シリコ
ン電極７はＰ型であり、他の多結晶シリコン電極・パッ
ド及び拡散層は、いずれもＮ型である。これが、本発明
において最も重要な点である。キャパシタ絶縁膜６は、
以下のようにして形成した。多結晶シリコン電極５を形
成した後、まず、９００℃、１気圧のＮＨ３雰囲気中で
３０分間熱処理することにより、薄い熱窒化膜を形成す
る。その後、減圧気相成長法により３ｎｍの窒化シリコ
ン瞑を形成し、さらに９００℃におけるスティーム酸化
法を用いて、該窒化シリコン膜表面に酸化シリコン膜を
形成することにより、キャパシタ絶縁膜の形成を完了す
る。容量測定から求めた該絶縁膜の酸化膜換算の厚さは
５ｎｍであった。このようにしてキャパシタ絶縁膜を形
成すれば、熱酸化膜単層の場合に生ずる諸問題、例えば
、多結晶シリコン膜中のリンによる増速酸化に伴う膜厚
制御性の低下、及びリンが酸化暎中に取り込まれること
による膜質の劣化を防止することができ、本発明の効果
をより一層発揮させることができる。なお、上記窒化シ
リコン膜及び酸化シリコン膜の厚さが種々に異なるもの
、並びにＴａ、Ｏ，膜、＾尭２０．膜、又はこれらを含
む積層膜についても検討した結果、熱酸化膜換算で６ｎ
ｍ以下の絶縁膜に対して１本発明が特に有効であること
が分かった。なお、絶縁膜の厚みは２ｎｍ以上であるこ
とが好ましい、厚みが２ｎｍ未満であると絶縁膜として
作用し難い。

本実施例においては、第二のキャパシタ電極７に加える
電圧を１通常の０．５Ｖｃｃより高めに設定している。

このようにすると、キャパシタに電荷を蓄積するために
第一の多結晶シリコン電極５にＯｖ又はＶｃｃ（＞Ｏ）
の電圧を加えた際に、キャパシタ絶縁膜６に加わる負の
電圧の絶対値が、通常の０．５Ｖｃｃ方式と比較して減
少し、正の電圧は逆に増大する。ここで、キャパシタ絶
縁膜６に加わる電圧は、第一の多結晶シリコン電極５を
基準としている０本実施例の構造においては、上記第二
の実施例と同様にして、第一の多結晶シリコン電極５に
対する第二の多結晶シリコン電極７の電圧が正の場合、
ゲート電流の低減がなされている。

そのため、従来よりも絶縁膜を薄くしたにもかかわらず
、ゲート電流の増大による電荷の消失という問題が生じ
ず、キャパシタ容量の増加を図ることができた。なお、
必要に応じて、第二の多結晶シリコン電極７にＶｃｃ、
又は０．５Ｖｃｃの電圧を加えてもよい。

また、本実施例においては、キャパシタ形成後。

Ｈ２を含む雰囲気中で４００℃、３０分間の熱処理を行
っているが、これもゲート電流を低減する上で有効であ
った・ さらに１本実施例のＤＲＡＭにおいては１回路動作に伴
う発熱のためにシリコン基板１の温度は、通常の室温雰
囲気において５０℃以上１例えば約７０℃にまで上昇し
、７０℃の雰囲気においては約１２０℃にまで上昇した
が、キャパシタ絶縁膜を流れる電流の増大に伴う回路動
作の異常は生じなかった。

これは、トンネル・ダイオードの場合と異なり、本発明
の構造においては、温度の上昇に伴う電流の増加が少な
いためである。

〔発明の効果〕

以上に述べたように、本発明によれば、キャパシタ絶縁
膜を流れる電流の増大を招くことなく、該絶縁膜を薄く
することができるので、キャパシタ容量を増大させるこ
とができる。

【図面の簡単な説明】 第１図、第４図は本発明の実施例を示す断面概略図、第
５図、第６図、第８図は本発明の効果を示す図、第７図
、第９図は本発明の効果を示すために行った実験の結果
を示す図、第２図、第３図は本発明の原理を示す図であ
る。 １・・・シリコン基板　　　２・・・素子分離用絶縁膜
３．４・・・シリコン酸化膜 ５．７・・・多結晶シリコン電極 ６．１７・・・キャパシタ絶縁膜 ８・・・ワード線 ９．１４・・・多結晶シリコンパッド １０．１３・・・拡散層　　　　１５・・・層間絶縁膜
１６・・・ビット線　　　　　　１８・・・ゲート電極
１９・・・拡散層　　　　　　２１・・・伝導帯の下端
２２・・・価電子帯の上端　　２３．２４・・・フェル
ミ準位２５・・・絶縁膜の伝導帯の下端 ２６・・・絶縁膜の価電子帯の上端 代理人弁理士　中　村　純　之　助 第２図 バ′イアス電ｆｆ　Ｖａ　（Ｖ） 第５図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板又は第一の導電性薄膜と、該半導体基板
   又は該第一の導電性薄膜上に形成された絶縁膜と、該絶
   縁膜上に形成された第二の導電性薄膜とを備えた容量を
   有する半導体装置において、上記半導体基板又は上記第
   一の導電性薄膜の導電型と上記第二の導電性薄膜の導電
   型とが互に異なることを特徴とする半導体装置。 ２、上記半導体基板又は第一の導電性薄膜の導電型と上
   記第二の導電性薄膜の導電型とのうちＮ型の導電型であ
   る方を基準とし、他方にＶ＾＋≧Ｖ＾−（ここにＶ＾＋
   は正の値の電圧の最大値、Ｖ＾−は負の値の電圧の絶対
   値の最大値を表わす）の条件を満たす電圧を印加する手
   段を有する請求項１記載の半導体装置。 ３、半導体基板上に形成された第一の導電性薄膜と、該
   導電性薄膜上に形成された絶縁膜と、該絶縁膜上に形成
   された第二の導電性薄膜とを有する半導体装置において
   、上記第一の導電性薄膜の導電型と上記第二の導電性薄
   膜の導電型とが互に異なることを特徴とする半導体装置
   。