JP4051922B2 - 五酸化タンタルからなるｍｉｓキャパシタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用する情報蓄積用キャパシタに関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、選択トランジスタとこれに接続された情報蓄積容量（以下キャパシタ）とからなるメモリセルを、半導体基板上にマトリクス状に配置して構成する。大容量のＤＲＡＭを構成するためには、このメモリセルキャパシタの静電容量の高密度化が必要である。そのための技術として、例えば、特開平６−２４４３６４号公報によれば、キャパシタの誘電体膜に高誘電率をもつ五酸化タンタルを用いる方法が開示されている。ここで、下部電極である多結晶シリコン上には、アンモニアを用いた熱窒化法により表面にシリコン窒化膜を形成し、五酸化タンタル膜を酸素雰囲気で熱処理する際の多結晶シリコン電極部の酸化を防止している。また、例えば、特開平７−７０８４号公報によれば、ビット線上部にキャパシタを配置するキャパシタ・オーバー・ビットライン（Capacitor Over Bitline）構造が開示されている。ここでは、ビット線上部に配置したキャパシタの下部電極を円筒状に加工し、この下部電極上に容量絶縁膜と上部電極を形成する構造を採用している。また、例えば、特開平１１−２６７１２号公報によれば、電極多結晶シリコン表面に粒状シリコン結晶を形成した後、特開平６−２４４３６４号公報と同様に熱窒化によるシリコン窒化膜形成と五酸化タンタル膜形成をおこない、キャパシタを構成している。この方法によれば、五酸化タンタル膜によるキャパシタ誘電体膜の高誘電率化と同時に、粒状シリコン結晶によるキャパシタの実効電極表面積の増加により、メモリセルキャパシタの静電容量の増大が図れるとしている。
【０００３】
【発明が解決しようとする課題】
１ＧビットＤＲＡＭ相当以降の大容量半導体集積回路装置におけるＤＲＡＭ用キャパシタについて発明者らは以下に示すような検討を行った。半導体集積回路の高集積化に伴うデバイスサイズの微細化により、キャパシタの下部電極の専有面積は縮小されなければならない。このとき、メモリセルの微細化に伴うキャパシタの蓄積電荷量の減少を補うため、前記のような筒状に加工したキャパシタ下部電極の高さを高くすることや、下部電極表面に前記のような粒状シリコン結晶を形成した下部電極構造とすることで表面積を増大することが必要である。このとき、微細な筒内部に、粒状シリコン結晶を有する粗面化多結晶シリコン下部電極と容量絶縁膜と上部電極の、筒内部の両側合わせて合計６層を堆積するため、粒状シリコン結晶の平均粒径は物理的に制限される。例えば、キャパシタを形成する円筒の内径を１３０ｎｍとした場合、容量絶縁膜の膜厚と粒状シリコン結晶を有する下部電極と上部電極の膜厚合計の上限は６５ｎｍとなる。従って、粒状シリコン結晶の粒径は、少なくとも６５ｎｍから容量絶縁膜の膜厚と上部電極の膜厚を減じた値以下でなければならない。そして、さらなるキャパシタ円筒内径の微細化をすすめるためには、さらに粒状シリコン結晶の粒径を小さくしなければならないことは言うまでもない。
発明者らは、粒状シリコン結晶の粒径を変化させた場合のキャパシタ特性の変化を詳細に調べた。特開平２００１−２４１６５号公報によれば、微細化された筒型の下部電極表面に、粒状シリコン結晶を制御よく形成する方法が開示されている。また、（吉田 他，オプティマイゼーション オブ コンディションズ オブ Ｔａ２Ｏ５／／ラグド シリコン キャパシター プロセス アプライドツー ハイデンシティー ＤＲＡＭｓ ユージング サブ ０．２ミクロン プロセス，セミコンダクダー マニュファクチャリング コンファレンス プロシーディングス，１９９９ ＩＥＥＥ インターナショナル シンポジウム ４４１−４４４ページ、１９９９ Yoshida et al., "Optimization of conditions of Ta2O5 // rugged Ｓｉ capacitor process applied to high-density DRAMs using sub-0.2 μm process , Semiconductor Manufacturing Conference Proceedings, 1999 IEEE International Symposium pp. 441-444 , 1999"）によれば、粒状シリコン結晶の粒径を熱処理温度やリン濃度で制御できることが報告されている。以上の方法を用いて、粗面化シリコン下部電極を粒状シリコン結晶の粒径を変化させて形成する。粗面化シリコン下部電極形成に続くキャパシタ誘電体膜の形成工程は次の通りである。下部電極表面を窒化して、五酸化タンタルの堆積時や結晶化熱処理時の酸化防止膜とする。窒化条件は、例えば、アンモニア雰囲気で７５０℃、３分間の熱処理を行う。このとき形成されるシリコン窒化膜の膜厚は１．０ｎｍ程度である。さらに、五酸化タンタル膜を例えばペンタエトキシタンタル（Ｔａ（ＯＣ２Ｈ５）５）と酸素をソースガスとしたＣＶＤ法によって４００℃から４５０℃の温度で形成する。五酸化タンタル膜の膜厚は８ｎｍとした。さらに、酸化性雰囲気において熱処理を行い、五酸化タンタル膜を結晶化させる。特開平２００１−２４１６５号公報によれば、熱処理条件は、８００℃で３分である。続いて、五酸化タンタル膜上に上部電極となる窒化チタン（ＴｉＮ）膜を、例えば、ＴｉＣｌ４とＮＨ３をソースガスとしたＣＶＤ法によって形成し、プレート電極の形状にパターニングしてキャパシタ構造を完成させる。また、比較のため、下部電極表面に粒状シリコンで粗面化表面を形成しない構造について上記と同様の方法で誘電体膜を形成してキャパシタを形成した。
ここで、粒状シリコン結晶粒の平均粒径を次のように定義する。図１２にキャパシタ部の断面拡大図を示す。粒状シリコン結晶粒２０と多結晶シリコン膜１９Ａからなる粗面化ポリシリコン下部電極上に、シリコン酸窒化膜２６（ＳｉＯＮ）と五酸化タンタル膜２２（以下Ｔａ２Ｏ５と記す）が形成され、さらにＴａ２Ｏ５膜上に窒化チタン膜２３が形成されている。ＳｉＯＮ膜厚は、約３．０ｎｍ、Ｔａ２Ｏ５膜厚は８ｎｍである。粒状シリコン結晶粒の粒径は、多結晶シリコン膜表面から、粒状シリコン結晶粒の先端までの距離（図１２において「粒状シリコン結晶の粒径」と矢印で示している）として、その平均値を平均粒径と定義する。
【０００４】
完成したキャパシタについて、粒状シリコン結晶粒の大きさとキャパシタのリーク電流の関係を調べた。リーク電流は、上部電極（プレート電極）に電圧を印加することによって測定した。リーク電流の電圧依存性を図１３に示す。図１３から、粒状シリコンを形成しない平坦な多結晶シリコン電極の場合に比べて、粗面化した下部電極の場合、正電圧と負電圧ともにリーク電流が増大することがわかる。また、粗面化電極の場合、粒状シリコン電極の粒径が小さくなると、特に、プレート電圧が負電圧側で、低電界領域のリーク電流が著しく増大することがわかる。キャパシタのリーク電流が大きい場合、一度蓄えられた情報が失われるまでの時間が短くなるため、情報をもう一度書き込むまでのリフレッシュ時間が短くなり、高速動作を妨げる原因となる。その閾値として、１ビットあたり、１Ｖの電圧を印加したときにキャパシタリーク電流は１（ｆＡ）以下であることが必要である。図１３から明らかなように、下部電極に粒状シリコン粒径が４０ｎｍ以下となるような粗面化シリコン電極を有する場合に、従来のＴａ２Ｏ５誘電体膜形成方法によるキャパシタの製造方法では、キャパシタリーク電流は１（ｆＡ）以下を達成することは困難であることがわかる。
本発明の目的は、粗面化した多結晶シリコン電極を下部電極としたＴａ２Ｏ５キャパシタにおいて、微細な半導体集積回路装置に要求される、粒状シリコン粒の粒径の大きさの上限が制限される場合においても、リーク電流を抑制し、十分な静電容量を確保した、高い信頼性を有するキャパシタを提供することにある。
【０００５】
【課題を解決するための手段】
キャパシタの下部電極として粒状シリコン結晶の粒径を制御した粗面化シリコン下部電極を形成し、続いてアンモニア雰囲気で熱処理を行い、粗面化シリコン電極上にシリコン窒化膜を形成する。さらに、Ｔａ２Ｏ５膜堆積と結晶化熱処理を二回繰り返して堆積する。Ｔａ２Ｏ５膜の二段階形成と、結晶化熱処理温度の低温化によって、Ｔａ２Ｏ５膜の結晶粒の大きさを、粒状シリコン結晶粒の大きさよりも大きくし、粒状シリコン部における電界集中部への結晶粒界形成が少ない構造を実現する。
また、トンネル電流を抑制するために、予め、Ｓｉ３Ｎ４膜を厚く堆積し続くＴａ２Ｏ５膜堆積と結晶化熱処理により必要な膜厚の界面ＳｉＯＮ膜を形成する。厚いＳｉ３Ｎ４膜を形成する方法として、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法だけでなく、ＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）法を用いることも可能である。また、Ｓｉ３Ｎ４膜の代わりにＡｌ２Ｏ３とＳｉＯＮ膜の積層膜を界面膜に用いることもできる。
【０００６】
【発明の実施の形態】
発明者らは、粒状シリコン結晶粒の大きさとリーク電流の関係について明らかにするため、透過型電子顕微鏡を用いて、上記方法で形成したキャパシタの断面形態を詳細に調べた。粒状シリコン結晶粒の大きさは、形成条件によって２０ｎｍから６０ｎｍまで変化させている。図１２に示したように、粗面化シリコン下部電極は、粒状シリコン結晶部と、多結晶シリコン膜が接触している部分で細くくびれた構造を有することがわかる。従って、粗面化多結晶シリコンの表面（曲面）で、最も曲率半径が大きい部分は、粒状シリコンの先端部（図１２のａ部分）で、最も曲率半径が小さいのは細くくびれた部分（図１２のｂ部分）である。（三木 他、リーケージ カレント メカニズム オブ ア タンタル ペントキサイド キャパシター オン ラグド シリコン ウィズ ア ＣＶＤ−ＴｉＮ プレート エレクトロード フォー ハイデンシティー ＤＲＡＭｓ，シンポジウム オン ＶＬＳＩ テクノロジー，１９９９、ダイジェスト オブ テクニカル ペーパーズ、９９−１００ページ，１９９９ Miki, H. et al., "Leakage-current mechanism of a tantalum-pentoxide capacitor on rugged Si with a CVD-ＴｉＮ plate electrode for high-density DRAMs , Symposium on VLSI Technology, 1999. Digest of Technical Papers. pp.99-100, 1999"）によれば、同一構成キャパシタのリーク電流機構が明らかにされている。キャパシタのプレート側正電圧の場合、下部のシリコン電極からＴａ２Ｏ５膜へのFowler-Nordheim電子注入によって、プレート側が負電圧の場合、プレート電極のＴｉＮ膜からＴａ２Ｏ５膜へのSchottoky電子注入によってリーク電流は支配されている。さらに、下部電極が粗面化シリコン電極の場合、特に（図１２のｂ）の部分に電界が集中する効果が重要である。プレート側正電圧の場合、Ｓｉ／ＳｉＯＮ界面に電界が集中し、Fowler-Nordheim電子注入が加速され、リーク電流が増大することがわかっている。また、プレート側負電圧では、ＴｉＮ／Ｔａ２Ｏ５界面に電界が集中し、Ｔａ２Ｏ５／ＳｉＯＮ界面に電荷蓄積が起こり、Ｔａ２Ｏ５からＳｉＯＮ膜への電流注入がリーク電流を決定することが報告されている。図１３に示した結果で、平坦な下部電極から、粒状シリコンの平均粒径が６０ｎｍの粗面化シリコン電極にした場合のリーク電流の増大は上記モデルで説明可能である。しかし、粒状シリコン粒の平均粒径が４０ｎｍ以下で観測された、プレート側負電圧で、リーク電流が増大する特性は上記モデルでは説明できない。なぜなら、図１３では、特に低電界側で電流の増大が顕著であり、プレートのＴｉＮからＴａ２Ｏ５への電子注入が増大していると考えられるためである。
原因を明らかにするため、図１２に示したキャパシタ部の断面模式図で、Ｔａ２Ｏ５膜の結晶状態に注目した。その結果、粒状シリコン結晶粒の大きさの減少とともに、Ｔａ２Ｏ５の結晶粒の大きさも減少し、しかも、その結晶粒界が（図１２のb）の位置（曲率半径が最も小さく、電界が集中する位置）に、集中して観測されることがわかった。曲面上に形成されたＴａ２Ｏ５の結晶粒の大きさは、筒型のキャパシタ表面の多結晶シリコン膜に投影した結晶粒の大きさの平均値で定義する。そして、この大きさは、透過型電子顕微鏡で観測された１つのＴａ２Ｏ５膜結晶粒について結晶粒界間の直線距離で測定するものとする。以上の結果から、粗面化シリコン電極でキャパシタを形成した構造で、粒状シリコン粒の平均粒径が４０ｎｍ以下で観測された、プレート負電圧側でリーク電流が増大する特性は、ＴｉＮプレート電極からＴａ２Ｏ５膜へ、電界が集中するＴａ２Ｏ５膜の結晶粒界を通じて電子が注入されるためと考えられる。
【０００７】
以上の問題を解決するために、Ｔａ２Ｏ５の形成条件と、Ｔａ２Ｏ５膜の粒径と、結晶粒界の位置について詳細に調べた。粒状シリコン結晶粒の平均粒径は３０ｎｍとした。図１にＴａ２Ｏ５膜の結晶化熱処理温度とＴａ２Ｏ５膜結晶粒の大きさの関係を示す。Ｔａ２Ｏ５膜の膜厚は８ｎｍ、結晶化熱処理時の雰囲気は酸素雰囲気であり、熱処理時間は５分間である。また、図１にはＴａ２Ｏ５膜の堆積と結晶化熱処理を２段階に分けて形成した場合を同時に示した。２段階形成は、４ｎｍのＴａ２Ｏ５膜の堆積と２．５分間の結晶化熱処理を２回繰り返すことでトータル膜厚８ｎｍの結晶化Ｔａ２Ｏ５膜を形成した。図１から、結晶化熱処理温度が７００℃以上７４０℃以下の範囲で、かつ、Ｔａ２Ｏ５膜を２段階形成した場合にＴａ２Ｏ５膜の結晶粒径が増大することがわかる。また、結晶粒径の増大とともに、（図１２のb）に示された曲率半径が最も小さく、電界が集中する位置に観測されるＴａ２Ｏ５膜の結晶粒界の数が減少することがわかった。低温結晶化熱処理の場合、表面の曲率半径の平均値を与える位置で、最も安定な結晶方位を向くようにＴａ２Ｏ５膜は結晶化して膜の歪を緩和する結果、Ｔａ２Ｏ５膜の結晶粒径が大きくなると考えられる。一方、高温の熱処理では、下地曲面の影響を受けて、各点において最も安定な結晶方位を持つようにＴａ２Ｏ５膜は結晶化して膜の歪を緩和する結果、結晶粒界を多数形成し、特に曲率半径が小さい部分に集中すると考えられる。また、Ｔａ２Ｏ５膜の２段階形成でＴａ２Ｏ５膜の結晶粒径を大きくできる原因を次のように推測する。（平谷 他，ア ヘテロエピタキシャル ＭＩＭ―Ｔａ２Ｏ５ キャパシタ ウィズ エンハンストダイエレクトリック コンスタント フォー ＤＲＡＭｓ オブ Ｇ−ｂｉｔジェネレーション アンド ビヨンド，シンポジウム オン ＶＬＳＩ テクノロジー ２００１，ダイジェスト オブ テクニカル ペーパーズ，４１−４２ページ，２００１ Hiratani, M. et al., "A heteroepitaxial MIM-Ta2O5 capacitor with enhanced dielectric constant for DRAMs of G-bit generation and beyond, Symposium on VLSI Technology, 2001. Digest of Technical Papers. 2001 ,pp.41-42, 2001"）によれば、六方晶のＲｕ結晶の（００１）面上にエピタキシャル的に成長したＴａ２Ｏ５膜は、六方晶構造の結晶構造を有することを報告している。さらに、六方晶のｃ軸方向に形成される１次元的な電子状態によってｃ軸方向の比誘電率が増大することが報告されている。発明者らは、非晶質のＳｉＮ上においても、Ｔａ２Ｏ５膜が薄膜化して２次元性が強くなった場合に、六方晶の結晶構造を有し、５０以上の比誘電率を有することを確認している。Ｔａ２Ｏ５膜を２段階で形成する方法は、堆積するＴａ２Ｏ５膜の膜厚が減少し、2次元性を高めることになるため、六方晶の結晶構造がより安定化し、結晶粒が大きくなると推測する。また、Ｔａ２Ｏ５膜の二段階目の堆積時は下地の結晶構造を受けてエピタキシャル成長的にＴａ２Ｏ５膜が成長する。これは、断面構造を見て一段階目と二段階目の境界が観測されないことからも明らかである。Ｔａ２Ｏ５膜の１回あたりの堆積膜厚は３ｎｍから５ｎｍが適当である。５ｎｍ以上の場合、薄膜化の効果が小さくなり、また３ｎｍ以下の場合、ＣＶＤ法によって形成される膜厚の制御性が困難であった。
ところが、結晶化熱処理を低温化した場合、Ｔａ２Ｏ５膜の結晶粒径は大きくなるが、界面のＳｉＯＮ膜の膜厚が薄くなりすぎるため、トンネル電流が増大する新たな問題が見つかった。トンネル電流は、ＳｉＯＮ膜とＳｉ間のバリア高さとＳｉＯＮ膜厚で決定されるが、バリアの高さに比べて膜厚の効果の方が大きい。検討の結果、少なくとも２．５ｎｍ以上のＳｉＯＮ膜が必要であることがわかった。ＳｉＯＮ膜は、もともと粗面化多結晶シリコン表面に形成されたいシリコン窒化膜がＣＶＤ法によるＴａ２Ｏ５膜の堆積時と酸素雰囲気におけるＴａ２Ｏ５膜の結晶化熱処理時に酸化されることで形成される。結晶化熱処理を低温化した場合、２．５ｎｍ以上のＳｉＯＮ膜を形成するためには、酸素雰囲気の熱処理時間を１５分以上の長時間で熱処理する必要があり、量産性の点で問題があることがわかった。発明者らは、二窒化酸素（Ｎ２Ｏ）雰囲気で熱処理することによって、酸素雰囲気に比べて短時間のうちに、２．５−３.０ｎｍのＳｉＯＮ膜を形成できることを見出した。これは、多結晶シリコンとＳｉＯＮ膜界面に存在するＳｉとＮ間の結合が強いため、酸素雰囲気中の熱処理では、下地の多結晶シリコンの酸化が進まないが、酸素ラジカルを発生するＮ２Ｏ酸化の場合、低温でも酸化が進行するためと考えられる。また、Ｔａ２Ｏ５膜の堆積を１段階で行った場合と二段階に分けた場合を比較すると、二段階に分けた場合の方が、界面ＳｉＯＮ膜厚がわずかに厚くなることがわかった。これは、１段階目の熱処理で、ＳｉＮ膜が酸化され、耐酸化性が小さくなった結果、二段階目のＴａ２Ｏ５膜形成時に下地の多結晶シリコンの酸化が進行するためと考えられる。
図２に、上記で検討した方法によって形成したキャパシタのリーク電流とプレート電圧の関係を示した。ここで、粗面化シリコン下部電極で粒状シリコン結晶の平均粒径は３０ｎｍとした。図２では、８ｎｍのＴａ２Ｏ５膜を４ｎｍの膜堆積とＮ２Ｏ中で７２５℃の結晶化熱処理を二回繰り返すことで形成した場合（図２で本発明の技術と記載）と、８ｎｍのＴａ２Ｏ５膜を１段階で形成し、酸素中８００℃で結晶化熱処理を行った場合（図２で従来の技術と記載）の結果を比較した。キャパシタ誘電体膜のＳｉＯ２膜に換算した膜厚は、いずれも３．０ｎｍで同じである（粗面化シリコン電極による表面積が増大する効果を考え、単位面積あたりの容量値から算出したものである。）。その結果、本発明においては、従来の方法で形成されたキャパシタのプレート負電圧側のリーク電流増大が抑制できることがわかった。
【０００８】
本発明におけるキャパシタの作製方法をまとめると以下の通りである。ＤＲＡＭの設計ルールに従い、熱処理温度やリン濃度で粒状シリコン結晶の粒径を制御した粗面化シリコン下部電極を形成する。特に最小加工寸法が０．１３μｍ以下になる場合には、粒状シリコン結晶の粒径は４０ｎｍ以下になるように制御する必要がある。続いて、アンモニア雰囲気で７５０℃、３分間の熱処理を行い、粗面化シリコン電極上に１．０ｎｍ程度のシリコン窒化膜を形成する。さらに、Ｔａ２Ｏ５膜堆積と結晶化熱処理を二回繰り返してＴａ２Ｏ５膜を堆積する。膜堆積方法は、ペンタエトキシタンタル（Ｔａ（ＯＣ２Ｈ５）５）と酸素をソースガスとしたＣＶＤ法によって４００℃から４５０℃の温度で４ｎｍのＴａ２Ｏ５膜を形成する。引き続き、Ｎ２Ｏ雰囲気において７２５℃で２．５分間の熱処理を行う。さらに、４ｎｍのＴａ２Ｏ５膜の堆積とＮ２Ｏ雰囲気において７２５℃で２．５分間の熱処理を繰り返すことで、結晶化した８ｎｍのＴａ２Ｏ５膜を形成する。Ｔａ２Ｏ５膜の二段階形成と、結晶化熱処理温度の低温化によって、Ｔａ２Ｏ５膜の結晶粒の大きさが、粒状シリコン結晶粒の大きさよりも大きくなり、粒状シリコン結晶の電界集中部へのＴａ２Ｏ５膜の結晶粒界形成が少ない構造を実現し、さらに、Ｎ２Ｏ熱処理によって２．５−３．０ｎｍのＳｉＯＮ膜形成を実現することによって、図１に示されるな低リークキャパシタを形成できる。
また、界面ＳｉＯＮ膜厚を厚くするために、予め、Ｓｉ３Ｎ４膜を厚く堆積する方法を用いることもできる。例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料とするＬＰＣＶＤ法によって２．０ｎｍ−２．５ｎｍのＳｉ３Ｎ４膜を堆積した後に、Ｔａ２Ｏ５膜堆積と酸素雰囲気中で７２５℃の熱処理を二段階に分けて繰り返し行うことで形成する。予め形成したＳｉ３Ｎ４膜の膜厚が厚いため、酸素雰囲気中の熱処理でも、トンネル電流を抑制するために必要な膜厚のＳｉＯＮ膜を形成することができる。これは、もともとのＳｉ３Ｎ４膜が厚いため、Ｓｉ３Ｎ４膜直下の多結晶シリコン電極まで酸化することがないためである。ただし、形成されるＳｉＯＮ膜中の窒素濃度が大きい場合、Ｓｉとの間のバリアの高さが減少するため、トンネル電流を抑制するために３．０ｎｍ以上のＳｉＯＮ膜が必要である。しかし、窒素濃度が高い場合、膜の比誘電率も高いため、結果としてＳｉＯＮ膜の誘電率からみた電気的膜厚を減少させ、キャパシタ全体のＳｉＯ２膜に換算した膜厚を０．２−０．３ｎｍ減少させることができた。また厚いＳｉ３Ｎ４膜を形成する方法として、ＬＰＣＶＤ法だけでなく、ＡＬＣＶＤ法を用いることも可能である。また、Ｓｉ３Ｎ４膜の代わりに比誘電率が大きい、２．０−２．５ｎｍのＡｌ２Ｏ３膜と０．５−１．０ｎｍのＳｉＯＮ膜の積層膜を界面膜として用いることもできる。この場合、キャパシタ全体の誘電体膜のＳｉＯ２膜に換算した膜厚を０．５−１．０ｎｍ減少させることができる。
【０００９】
以下、本発明の実施例を図面に基づいて説明する。なお、本説明においては、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は避ける。
≪実施例１≫
本実施例では、図３に示すような本発明によるキャパシタを有するＤＲＡＭのメモリキャパシタの製造方法について述べる。はじめに図４に示すように公知な方法で形成されたメモリセル選択トランジスタの上にビット線１５を形成し、また選択トランジスタとキャパシタとの電気的接続を行う多結晶シリコンプラグ１６を形成する。図５に示すように、この上に、膜厚１００ｎｍ程度の窒化シリコン膜１７をＣＶＤ法によって堆積し、シリコン酸化膜を加工する際のエッチングストッパとする。窒化シリコン膜１７の上部にテトラエトキシシラン（ＴＥＯＳ）を原料とする酸化シリコン膜１８を２μｍ形成した。図６に示すように、この酸化シリコン膜１８と窒化シリコン膜１７を、フォトレジストをマスクとしたドライエッチング法によって加工し、多結晶シリコンプラグの上部に下部電極用の溝を形成した。次に図７に示すように、リンをドーピングした非晶質シリコン膜１９を３０ｎｍ堆積し、フォトレジスト膜を用いた公知のエッチバック技術によってこの非晶質シリコン膜を各ビット毎に分離する。次に図８に示すように、洗浄工程を経て、非晶質シリコン膜１９の表面にモノシラン（ＳｉＨ４）を含むガスを供給して核生成処理を施した後に、結晶化を行い、粒状シリコン結晶２０を生成する。結晶核の密度の制御は、モノシランガスの供給時の温度によって行った。そして、粒状シリコンの粒径は、結晶化熱処理温度及び時間によって制御する。特に最小加工寸法が０．１３μm以下になる場合では、粒状シリコン結晶の粒径は４０ｎｍ以下になるように制御する。次にこの粒状シリコンが形成された表面に対して、低下したリン濃度を補うために、例えばホスフィンを用いてリンをドーピングして下部電極構造を完成した。続いて図９に示すように、アンモニア雰囲気で５００℃から８００℃の温度で３分間の熱処理を行い、粗面化シリコン電極上に１．０ｎｍ程度のシリコン窒化膜２１を形成する。さらに図１０に示すように、Ｔａ２Ｏ５膜堆積と結晶化熱処理を二回繰り返してＴａ２Ｏ５膜２２を堆積する。Ｔａ２Ｏ５膜堆積方法は、ペンタエトキシタンタル（Ｔａ（ＯＣ２Ｈ５）５）と酸素をソースガスとしたＣＶＤ法によって４００℃から４５０℃の温度で４ｎｍのＴａ２Ｏ５膜を形成する。引き続き、Ｎ２Ｏ雰囲気において７２５℃で２．５分間の熱処理を行う。さらに、４ｎｍのＴａ２Ｏ５膜の堆積とＮ２Ｏ雰囲気において７２５℃で２．５分間の熱処理を繰り返すことで、結晶化した８ｎｍのＴａ２Ｏ５膜を形成する。続いて、Ｔａ２Ｏ５膜上に窒化チタン（ＴｉＮ）膜２３を、例えば、ＴｉＣｌ４とＮＨ３をソースガスとしたＣＶＤ法によって形成し、パターニングした後に図３に示すようなキャパシタ構造を完成させる。Ｔａ２Ｏ５膜の二段階形成と、結晶化熱処理温度の低温化によって、Ｔａ２Ｏ５膜の結晶粒の大きさが、粒状シリコン結晶粒の大きさよりも大きく、電界集中部への結晶粒界形成が少ない構造を実現し、さらに、Ｎ２Ｏ熱処理によって図１２に示すように２．５−３．０ｎｍのＳｉＯＮ膜２６の形成を実現することによって、図１に示される低リークキャパシタを形成できる。上記で、粗面化シリコン電極上に形成されるシリコン窒化膜は、ＮＨ３雰囲気中の熱窒化法だけでなく、低温のプラズマ窒化法によって形成してもよい。また、Ｔａ２Ｏ５膜の結晶化熱処理温度は、７００℃以上７４０℃以下の温度範囲である。また、結晶化熱処理時のガス雰囲気は、Ｎ２Ｏ以外にも、Ｏ３やラジカル酸素を用いてもよい。ただし、トンネル電流を抑制するためにＴａ２Ｏ５膜と粗面化シリコン電極の界面に２．５ｎｍ−３．０ｎｍのＳｉＯＮ膜が成長するように熱処理時間を制御する必要があった。
【００１０】
≪実施例２≫
本実施例では、予め、Ｓｉ３Ｎ４膜を厚く堆積することと、Ｔａ２Ｏ５膜の結晶化熱処理温度を低くすることによって、所望の特性を有するキャパシタを形成する方法について述べる。図８に示されるように、平均粒径が４０ｎｍ以下になるように粒状シリコン結晶を有する粗面化シリコン２０を形成後、例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料とするＬＰＣＶＤ法によって２．０ｎｍ−２．５ｎｍのＳｉ３Ｎ４膜２１を堆積した後に、Ｔａ２Ｏ５膜堆積と酸素雰囲気中での７００℃から７３０℃の熱処理を二段階に分けて繰り返し行うことで図１０の状態を形成する。Ｔａ２Ｏ５膜の二段階形成と、結晶化熱処理温度の低温化によって、Ｔａ２Ｏ５膜の結晶粒の大きさが、粒状シリコン結晶粒の大きさよりも大きく、電界集中部への結晶粒界形成が少ない構造を実現できる。さらに、予め形成したＳｉ３Ｎ４膜の膜厚が厚いため、酸素雰囲気中の熱処理でもトンネル電流を抑制するために必要な３．０−３．５ｎｍの膜厚を有するＳｉＯＮ界面膜を粗面化シリコン電極とＴａ２Ｏ５膜の間に形成することができる。これは、もともとのＳｉ３Ｎ４膜が厚いためＳｉ３Ｎ４膜直下の多結晶シリコン電極まで酸化する必要がないためである。この場合、ＳｉＯＮ膜中の窒素濃度が高く、膜の比誘電率が高いためＳｉＯＮ膜の電気的膜厚を減少させキャパシタ全体のＳｉＯ２膜に換算した膜厚をさらに０．２−０．３ｎｍ減少させることができる。上記では酸素雰囲気中の熱処理によってＳｉＯＮ膜を形成したが、酸素の代わりにＳｉ３Ｎ４膜に対する酸化力が強いＮ２Ｏガスや、Ｏ３ガス、酸素ラジカルなどを用いることができる。この場合、熱処理時間を短縮することができる。また、厚いＳｉ３Ｎ４膜を形成する方法として、上記ＬＰＣＶＤ法だけでなく、Ｓｉ２Ｈ６とＮＨ３を用いた原子層堆積法（ＡＬＣＶＤ法）によって形成することも可能である。この場合、Ｓｉ２Ｈ６と反応ガスであるＮＨ３を交互に供給し、表面で反応が進行するため、被覆性が高く、膜厚の制御も容易となる。
【００１１】
≪実施例３≫
本実施例では、粗面化シリコン下部電極表面を窒化したのちにＡＬＣＶＤ法によってＡｌ２Ｏ３膜を堆積して界面膜とすることと、Ｔａ２Ｏ５膜の結晶化熱処理温度を低くすることによって、所望の特性を有するキャパシタを形成する方法について述べる。図８に示されるように、平均粒径が４０ｎｍ以下になるように粒状シリコン結晶を有する粗面化シリコン下部電極２０を形成した後、ＮＨ３雰囲気中で５５０℃１分間の熱処理によって、図９に示されるように粗面化シリコン表面に約０．５ｎｍのシリコン窒化膜２１を形成し、粗面化シリコン電極の酸化防止膜ならびにＡＬＣＶＤ法の種層とする。引き続き、トリメチルアルミニウム[Ａｌ（ＣＨ３）３]とＨ２Ｏを原料ガスとするＡＬＣＶＤ法によってＡｌ２Ｏ３膜を２．０ｎｍから２．５ｎｍの膜厚で堆積する。予めシリコン窒化膜を形成することで、インキュベーション時間なしにＡｌ２Ｏ３膜を堆積できる。基板温度は３００℃である。反応過程は次式で与えられる通りである。
（１）Ｓｉ−ＯＨ＋Ａｌ（ＣＨ３）３→Ｓｉ−Ｏ−Ａｌ（ＣＨ３）２＋ＣＨ４↑（２）Ｓｉ−Ｏ−Ａｌ（ＣＨ３）２＋２Ｈ２Ｏ→Ｓｉ−Ｏ−Ａｌ（ＯＨ）２＋２ＣＨ４↑
Ａｌ（ＣＨ３）３前駆体をアルゴンキャリアガスによって反応室に導入し、シリコン窒化膜表面（正確には表面が酸化されてＳｉＯＮ膜である）に飽和吸着させる。このとき、メチル基の一つがＯＨ基の水素と結合してＣＨ４となり揮発し、Ｓｉ-Ｏ−Ａｌ（ＣＨ３）２状態になる（式（１））。成膜室の圧力は５Ｔｏｒｒである。飽和吸着に必要な時間はせいぜい１秒であった。反応ガスの排気後、Ｈ２Ｏ雰囲気に切り替える。式（２）で示されるように表面酸化反応によって、Ｓｉ-Ｏ−Ａｌ（ＯＨ）2が形成される。成膜室の圧力は５Ｔｏｒｒとした。酸化反応は、すべてのメチル基が水酸基に置き換わった時点で終了する。反応に必要な時間はせいぜい２秒である。以上のステップを１サイクルとして、再びＡｌ（ＣＨ３）３を導入することによって式（１）の反応が進行し、連続的にＡｌ２Ｏ３膜を堆積できる。従って、サイクル数によって、堆積膜厚を精密にコントロールすることができる。また、表面反応律速であるためコンフォマルな膜を形成できる特徴を持つ。以上を５０サイクル適用することによって、２．５ｎｍの膜厚のＡｌ２Ｏ３膜を形成した。
さらにＣＶＤ法によってＴａ２Ｏ５膜堆積と酸素雰囲気中で７００℃から７３０℃の熱処理を二段階に分けて繰り返し行うことで図１１の状態を形成する。Ｔａ２Ｏ５膜の二段階形成と、結晶化熱処理温度の低温化によって、Ｔａ２Ｏ５膜の結晶粒の大きさが、粒状シリコン結晶粒の大きさよりも大きく、電界集中部への結晶粒界形成が少ない構造を実現できる。このとき、Ｔａ２Ｏ５膜と粗面化シリコン電極間を詳細に調べると、粗面化シリコン電極上に０．５−１．０ｎｍのＳｉＯＮ膜（図１１の２１Ａ）が形成され、さらにＳｉＯＮ膜上に２．０ｎｍ−２．５ｎｍのＡｌ２Ｏ３膜（図１１の２１Ｂ）が形成されていることがわかった。以上の方法によってトンネル電流を抑制するために必要な２．５−３．５ｎｍの膜厚を有するＡｌ２Ｏ３／ＳｉＯＮ界面膜（図１１の２１Ａ、２１Ｂで表される）を形成することができる。この場合、図１４に示されるようにＴａ２Ｏ５膜の結晶化熱処理温度を適切に設定することにより、Ａｌ２Ｏ３膜の比誘電率は８−１０程度と大きいため界面膜の電気的膜厚を減少させ、キャパシタ全体のＳｉＯ２膜に換算した膜厚をさらに０．２−０．８ｎｍ減少させることができることがわかった。上記では酸素雰囲気中で熱処理を行ったが、酸素の代わりにＮ２ＯガスやＮＯガスを用いることができる。この場合、Ｏ３ガス、酸素ラジカルなどを用いると、ＳｉＯＮ膜の膜厚が１．０ｎｍ以上に増大するため、キャパシタ全体が厚くなるため、不適当であった。原子層堆積法の原料は、Ａｌ（ＣＨ３）３以外にＡｌ（ＣＨ３）２Ｃｌでも同じ結果が得られた。また、酸化ガスとしてＨ２Ｏ２やＮ２Ｏでも同じ結果が得られた。Ａl２Ｏ３膜の形成方法としては、原子層堆積法以外にも公知のＣＶＤ法でも形成できる。
【００１２】
【発明の効果】
本発明によれば、微細化しても十分な静電容量と低いリーク電流特性を維持するキャパシタを構成でき、それにより、大容量半導体集積回路装置、特にＤＲＡＭ用のキャパシタが形成できる。
【図面の簡単な説明】
【図１】Ｔａ２Ｏ５膜の結晶化熱処理温度とＴａ２Ｏ５膜結晶粒の大きさの関係を示した図である。
【図２】本発明の実施例１により作成されたキャパシタについて、リーク電流の電圧依存性を示す図である。
【図３】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部の断面構造。
【図４】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図５】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図６】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図７】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図８】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図９】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図１０】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図１１】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図１２】キャパシタ部の断面拡大図。
【図１３】従来の方法によって形成したキャパシタの問題点を示すリーク電流の電圧依存性の図である。
【図１４】本発明の実施例３によって作成されたキャパシタのシリコン酸化膜換算膜厚を示す図面。
【符号の説明】
１１・・・シリコン基板、１２・・・トランジスタ分離用シリコン酸化膜、１３・・・ワード線、１４・・・シリコン窒化膜、１５・・・ビット線、１６・・・多結晶シリコンプラグ、１７・・・シリコン窒化膜、１８・・・シリコン酸化膜、１９・・・非晶質シリコン膜、１９Ａ・・・多結晶シリコン膜、２０・・・粒状シリコン結晶、２１・・・界面膜、２１Ａ・・・界面膜（ＳｉＯＮ）、２１Ｂ・・・界面膜（Ａl２Ｏ３）、２２・・・五酸化タンタル、２３・・・上部電極（窒化チタン）、２４・・・層間絶縁膜１(ＳｉＯ２)、２５・・・層間絶縁膜２(ＳｉＯ２)、２６・・・シリコン酸窒化膜（ＳｉＯＮ）。
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用する情報蓄積用キャパシタに関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、選択トランジスタとこれに接続された情報蓄積容量（以下キャパシタ）とからなるメモリセルを、半導体基板上にマトリクス状に配置して構成する。大容量のＤＲＡＭを構成するためには、このメモリセルキャパシタの静電容量の高密度化が必要である。そのための技術として、例えば、特開平６−２４４３６４号公報によれば、キャパシタの誘電体膜に高誘電率をもつ五酸化タンタルを用いる方法が開示されている。ここで、下部電極である多結晶シリコン上には、アンモニアを用いた熱窒化法により表面にシリコン窒化膜を形成し、五酸化タンタル膜を酸素雰囲気で熱処理する際の多結晶シリコン電極部の酸化を防止している。また、例えば、特開平７−７０８４号公報によれば、ビット線上部にキャパシタを配置するキャパシタ・オーバー・ビットライン（Capacitor Over Bitline）構造が開示されている。ここでは、ビット線上部に配置したキャパシタの下部電極を円筒状に加工し、この下部電極上に容量絶縁膜と上部電極を形成する構造を採用している。また、例えば、特開平１１−２６７１２号公報によれば、電極多結晶シリコン表面に粒状シリコン結晶を形成した後、特開平６−２４４３６４号公報と同様に熱窒化によるシリコン窒化膜形成と五酸化タンタル膜形成をおこない、キャパシタを構成している。この方法によれば、五酸化タンタル膜によるキャパシタ誘電体膜の高誘電率化と同時に、粒状シリコン結晶によるキャパシタの実効電極表面積の増加により、メモリセルキャパシタの静電容量の増大が図れるとしている。
【０００３】
【発明が解決しようとする課題】
１ＧビットＤＲＡＭ相当以降の大容量半導体集積回路装置におけるＤＲＡＭ用キャパシタについて発明者らは以下に示すような検討を行った。半導体集積回路の高集積化に伴うデバイスサイズの微細化により、キャパシタの下部電極の専有面積は縮小されなければならない。このとき、メモリセルの微細化に伴うキャパシタの蓄積電荷量の減少を補うため、前記のような筒状に加工したキャパシタ下部電極の高さを高くすることや、下部電極表面に前記のような粒状シリコン結晶を形成した下部電極構造とすることで表面積を増大することが必要である。このとき、微細な筒内部に、粒状シリコン結晶を有する粗面化多結晶シリコン下部電極と容量絶縁膜と上部電極の、筒内部の両側合わせて合計６層を堆積するため、粒状シリコン結晶の平均粒径は物理的に制限される。例えば、キャパシタを形成する円筒の内径を１３０ｎｍとした場合、容量絶縁膜の膜厚と粒状シリコン結晶を有する下部電極と上部電極の膜厚合計の上限は６５ｎｍとなる。従って、粒状シリコン結晶の粒径は、少なくとも６５ｎｍから容量絶縁膜の膜厚と上部電極の膜厚を減じた値以下でなければならない。そして、さらなるキャパシタ円筒内径の微細化をすすめるためには、さらに粒状シリコン結晶の粒径を小さくしなければならないことは言うまでもない。
発明者らは、粒状シリコン結晶の粒径を変化させた場合のキャパシタ特性の変化を詳細に調べた。特開平２００１−２４１６５号公報によれば、微細化された筒型の下部電極表面に、粒状シリコン結晶を制御よく形成する方法が開示されている。また、（吉田 他，オプティマイゼーション オブ コンディションズ オブ Ｔａ２Ｏ５／／ラグド シリコン キャパシター プロセス アプライドツー ハイデンシティー ＤＲＡＭｓ ユージング サブ ０．２ミクロン プロセス，セミコンダクダー マニュファクチャリング コンファレンス プロシーディングス，１９９９ ＩＥＥＥ インターナショナル シンポジウム ４４１−４４４ページ、１９９９ Yoshida et al., "Optimization of conditions of Ta2O5 // rugged Ｓｉ capacitor process applied to high-density DRAMs using sub-0.2 μm process , Semiconductor Manufacturing Conference Proceedings, 1999 IEEE International Symposium pp. 441-444 , 1999"）によれば、粒状シリコン結晶の粒径を熱処理温度やリン濃度で制御できることが報告されている。以上の方法を用いて、粗面化シリコン下部電極を粒状シリコン結晶の粒径を変化させて形成する。粗面化シリコン下部電極形成に続くキャパシタ誘電体膜の形成工程は次の通りである。下部電極表面を窒化して、五酸化タンタルの堆積時や結晶化熱処理時の酸化防止膜とする。窒化条件は、例えば、アンモニア雰囲気で７５０℃、３分間の熱処理を行う。このとき形成されるシリコン窒化膜の膜厚は１．０ｎｍ程度である。さらに、五酸化タンタル膜を例えばペンタエトキシタンタル（Ｔａ（ＯＣ２Ｈ５）５）と酸素をソースガスとしたＣＶＤ法によって４００℃から４５０℃の温度で形成する。五酸化タンタル膜の膜厚は８ｎｍとした。さらに、酸化性雰囲気において熱処理を行い、五酸化タンタル膜を結晶化させる。特開平２００１−２４１６５号公報によれば、熱処理条件は、８００℃で３分である。続いて、五酸化タンタル膜上に上部電極となる窒化チタン（ＴｉＮ）膜を、例えば、ＴｉＣｌ４とＮＨ３をソースガスとしたＣＶＤ法によって形成し、プレート電極の形状にパターニングしてキャパシタ構造を完成させる。また、比較のため、下部電極表面に粒状シリコンで粗面化表面を形成しない構造について上記と同様の方法で誘電体膜を形成してキャパシタを形成した。
ここで、粒状シリコン結晶粒の平均粒径を次のように定義する。図１２にキャパシタ部の断面拡大図を示す。粒状シリコン結晶粒２０と多結晶シリコン膜１９Ａからなる粗面化ポリシリコン下部電極上に、シリコン酸窒化膜２６（ＳｉＯＮ）と五酸化タンタル膜２２（以下Ｔａ２Ｏ５と記す）が形成され、さらにＴａ２Ｏ５膜上に窒化チタン膜２３が形成されている。ＳｉＯＮ膜厚は、約３．０ｎｍ、Ｔａ２Ｏ５膜厚は８ｎｍである。粒状シリコン結晶粒の粒径は、多結晶シリコン膜表面から、粒状シリコン結晶粒の先端までの距離（図１２において「粒状シリコン結晶の粒径」と矢印で示している）として、その平均値を平均粒径と定義する。
【０００４】
完成したキャパシタについて、粒状シリコン結晶粒の大きさとキャパシタのリーク電流の関係を調べた。リーク電流は、上部電極（プレート電極）に電圧を印加することによって測定した。リーク電流の電圧依存性を図１３に示す。図１３から、粒状シリコンを形成しない平坦な多結晶シリコン電極の場合に比べて、粗面化した下部電極の場合、正電圧と負電圧ともにリーク電流が増大することがわかる。また、粗面化電極の場合、粒状シリコン電極の粒径が小さくなると、特に、プレート電圧が負電圧側で、低電界領域のリーク電流が著しく増大することがわかる。キャパシタのリーク電流が大きい場合、一度蓄えられた情報が失われるまでの時間が短くなるため、情報をもう一度書き込むまでのリフレッシュ時間が短くなり、高速動作を妨げる原因となる。その閾値として、１ビットあたり、１Ｖの電圧を印加したときにキャパシタリーク電流は１（ｆＡ）以下であることが必要である。図１３から明らかなように、下部電極に粒状シリコン粒径が４０ｎｍ以下となるような粗面化シリコン電極を有する場合に、従来のＴａ２Ｏ５誘電体膜形成方法によるキャパシタの製造方法では、キャパシタリーク電流は１（ｆＡ）以下を達成することは困難であることがわかる。
本発明の目的は、粗面化した多結晶シリコン電極を下部電極としたＴａ２Ｏ５キャパシタにおいて、微細な半導体集積回路装置に要求される、粒状シリコン粒の粒径の大きさの上限が制限される場合においても、リーク電流を抑制し、十分な静電容量を確保した、高い信頼性を有するキャパシタを提供することにある。
【０００５】
【課題を解決するための手段】
キャパシタの下部電極として粒状シリコン結晶の粒径を制御した粗面化シリコン下部電極を形成し、続いてアンモニア雰囲気で熱処理を行い、粗面化シリコン電極上にシリコン窒化膜を形成する。さらに、Ｔａ２Ｏ５膜堆積と結晶化熱処理を二回繰り返して堆積する。Ｔａ２Ｏ５膜の二段階形成と、結晶化熱処理温度の低温化によって、Ｔａ２Ｏ５膜の結晶粒の大きさを、粒状シリコン結晶粒の大きさよりも大きくし、粒状シリコン部における電界集中部への結晶粒界形成が少ない構造を実現する。
また、トンネル電流を抑制するために、予め、Ｓｉ３Ｎ４膜を厚く堆積し続くＴａ２Ｏ５膜堆積と結晶化熱処理により必要な膜厚の界面ＳｉＯＮ膜を形成する。厚いＳｉ３Ｎ４膜を形成する方法として、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法だけでなく、ＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）法を用いることも可能である。また、Ｓｉ３Ｎ４膜の代わりにＡｌ２Ｏ３とＳｉＯＮ膜の積層膜を界面膜に用いることもできる。
【０００６】
【発明の実施の形態】
発明者らは、粒状シリコン結晶粒の大きさとリーク電流の関係について明らかにするため、透過型電子顕微鏡を用いて、上記方法で形成したキャパシタの断面形態を詳細に調べた。粒状シリコン結晶粒の大きさは、形成条件によって２０ｎｍから６０ｎｍまで変化させている。図１２に示したように、粗面化シリコン下部電極は、粒状シリコン結晶部と、多結晶シリコン膜が接触している部分で細くくびれた構造を有することがわかる。従って、粗面化多結晶シリコンの表面（曲面）で、最も曲率半径が大きい部分は、粒状シリコンの先端部（図１２のａ部分）で、最も曲率半径が小さいのは細くくびれた部分（図１２のｂ部分）である。（三木 他、リーケージ カレント メカニズム オブ ア タンタル ペントキサイド キャパシター オン ラグド シリコン ウィズ ア ＣＶＤ−ＴｉＮ プレート エレクトロード フォー ハイデンシティー ＤＲＡＭｓ，シンポジウム オン ＶＬＳＩ テクノロジー，１９９９、ダイジェスト オブ テクニカル ペーパーズ、９９−１００ページ，１９９９ Miki, H. et al., "Leakage-current mechanism of a tantalum-pentoxide capacitor on rugged Si with a CVD-ＴｉＮ plate electrode for high-density DRAMs , Symposium on VLSI Technology, 1999. Digest of Technical Papers. pp.99-100, 1999"）によれば、同一構成キャパシタのリーク電流機構が明らかにされている。キャパシタのプレート側正電圧の場合、下部のシリコン電極からＴａ２Ｏ５膜へのFowler-Nordheim電子注入によって、プレート側が負電圧の場合、プレート電極のＴｉＮ膜からＴａ２Ｏ５膜へのSchottoky電子注入によってリーク電流は支配されている。さらに、下部電極が粗面化シリコン電極の場合、特に（図１２のｂ）の部分に電界が集中する効果が重要である。プレート側正電圧の場合、Ｓｉ／ＳｉＯＮ界面に電界が集中し、Fowler-Nordheim電子注入が加速され、リーク電流が増大することがわかっている。また、プレート側負電圧では、ＴｉＮ／Ｔａ２Ｏ５界面に電界が集中し、Ｔａ２Ｏ５／ＳｉＯＮ界面に電荷蓄積が起こり、Ｔａ２Ｏ５からＳｉＯＮ膜への電流注入がリーク電流を決定することが報告されている。図１３に示した結果で、平坦な下部電極から、粒状シリコンの平均粒径が６０ｎｍの粗面化シリコン電極にした場合のリーク電流の増大は上記モデルで説明可能である。しかし、粒状シリコン粒の平均粒径が４０ｎｍ以下で観測された、プレート側負電圧で、リーク電流が増大する特性は上記モデルでは説明できない。なぜなら、図１３では、特に低電界側で電流の増大が顕著であり、プレートのＴｉＮからＴａ２Ｏ５への電子注入が増大していると考えられるためである。
原因を明らかにするため、図１２に示したキャパシタ部の断面模式図で、Ｔａ２Ｏ５膜の結晶状態に注目した。その結果、粒状シリコン結晶粒の大きさの減少とともに、Ｔａ２Ｏ５の結晶粒の大きさも減少し、しかも、その結晶粒界が（図１２のb）の位置（曲率半径が最も小さく、電界が集中する位置）に、集中して観測されることがわかった。曲面上に形成されたＴａ２Ｏ５の結晶粒の大きさは、筒型のキャパシタ表面の多結晶シリコン膜に投影した結晶粒の大きさの平均値で定義する。そして、この大きさは、透過型電子顕微鏡で観測された１つのＴａ２Ｏ５膜結晶粒について結晶粒界間の直線距離で測定するものとする。以上の結果から、粗面化シリコン電極でキャパシタを形成した構造で、粒状シリコン粒の平均粒径が４０ｎｍ以下で観測された、プレート負電圧側でリーク電流が増大する特性は、ＴｉＮプレート電極からＴａ２Ｏ５膜へ、電界が集中するＴａ２Ｏ５膜の結晶粒界を通じて電子が注入されるためと考えられる。
【０００７】
以上の問題を解決するために、Ｔａ２Ｏ５の形成条件と、Ｔａ２Ｏ５膜の粒径と、結晶粒界の位置について詳細に調べた。粒状シリコン結晶粒の平均粒径は３０ｎｍとした。図１にＴａ２Ｏ５膜の結晶化熱処理温度とＴａ２Ｏ５膜結晶粒の大きさの関係を示す。Ｔａ２Ｏ５膜の膜厚は８ｎｍ、結晶化熱処理時の雰囲気は酸素雰囲気であり、熱処理時間は５分間である。また、図１にはＴａ２Ｏ５膜の堆積と結晶化熱処理を２段階に分けて形成した場合を同時に示した。２段階形成は、４ｎｍのＴａ２Ｏ５膜の堆積と２．５分間の結晶化熱処理を２回繰り返すことでトータル膜厚８ｎｍの結晶化Ｔａ２Ｏ５膜を形成した。図１から、結晶化熱処理温度が７００℃以上７４０℃以下の範囲で、かつ、Ｔａ２Ｏ５膜を２段階形成した場合にＴａ２Ｏ５膜の結晶粒径が増大することがわかる。また、結晶粒径の増大とともに、（図１２のb）に示された曲率半径が最も小さく、電界が集中する位置に観測されるＴａ２Ｏ５膜の結晶粒界の数が減少することがわかった。低温結晶化熱処理の場合、表面の曲率半径の平均値を与える位置で、最も安定な結晶方位を向くようにＴａ２Ｏ５膜は結晶化して膜の歪を緩和する結果、Ｔａ２Ｏ５膜の結晶粒径が大きくなると考えられる。一方、高温の熱処理では、下地曲面の影響を受けて、各点において最も安定な結晶方位を持つようにＴａ２Ｏ５膜は結晶化して膜の歪を緩和する結果、結晶粒界を多数形成し、特に曲率半径が小さい部分に集中すると考えられる。また、Ｔａ２Ｏ５膜の２段階形成でＴａ２Ｏ５膜の結晶粒径を大きくできる原因を次のように推測する。（平谷 他，ア ヘテロエピタキシャル ＭＩＭ―Ｔａ２Ｏ５ キャパシタ ウィズ エンハンストダイエレクトリック コンスタント フォー ＤＲＡＭｓ オブ Ｇ−ｂｉｔジェネレーション アンド ビヨンド，シンポジウム オン ＶＬＳＩ テクノロジー ２００１，ダイジェスト オブ テクニカル ペーパーズ，４１−４２ページ，２００１ Hiratani, M. et al., "A heteroepitaxial MIM-Ta2O5 capacitor with enhanced dielectric constant for DRAMs of G-bit generation and beyond, Symposium on VLSI Technology, 2001. Digest of Technical Papers. 2001 ,pp.41-42, 2001"）によれば、六方晶のＲｕ結晶の（００１）面上にエピタキシャル的に成長したＴａ２Ｏ５膜は、六方晶構造の結晶構造を有することを報告している。さらに、六方晶のｃ軸方向に形成される１次元的な電子状態によってｃ軸方向の比誘電率が増大することが報告されている。発明者らは、非晶質のＳｉＮ上においても、Ｔａ２Ｏ５膜が薄膜化して２次元性が強くなった場合に、六方晶の結晶構造を有し、５０以上の比誘電率を有することを確認している。Ｔａ２Ｏ５膜を２段階で形成する方法は、堆積するＴａ２Ｏ５膜の膜厚が減少し、2次元性を高めることになるため、六方晶の結晶構造がより安定化し、結晶粒が大きくなると推測する。また、Ｔａ２Ｏ５膜の二段階目の堆積時は下地の結晶構造を受けてエピタキシャル成長的にＴａ２Ｏ５膜が成長する。これは、断面構造を見て一段階目と二段階目の境界が観測されないことからも明らかである。Ｔａ２Ｏ５膜の１回あたりの堆積膜厚は３ｎｍから５ｎｍが適当である。５ｎｍ以上の場合、薄膜化の効果が小さくなり、また３ｎｍ以下の場合、ＣＶＤ法によって形成される膜厚の制御性が困難であった。
ところが、結晶化熱処理を低温化した場合、Ｔａ２Ｏ５膜の結晶粒径は大きくなるが、界面のＳｉＯＮ膜の膜厚が薄くなりすぎるため、トンネル電流が増大する新たな問題が見つかった。トンネル電流は、ＳｉＯＮ膜とＳｉ間のバリア高さとＳｉＯＮ膜厚で決定されるが、バリアの高さに比べて膜厚の効果の方が大きい。検討の結果、少なくとも２．５ｎｍ以上のＳｉＯＮ膜が必要であることがわかった。ＳｉＯＮ膜は、もともと粗面化多結晶シリコン表面に形成されたいシリコン窒化膜がＣＶＤ法によるＴａ２Ｏ５膜の堆積時と酸素雰囲気におけるＴａ２Ｏ５膜の結晶化熱処理時に酸化されることで形成される。結晶化熱処理を低温化した場合、２．５ｎｍ以上のＳｉＯＮ膜を形成するためには、酸素雰囲気の熱処理時間を１５分以上の長時間で熱処理する必要があり、量産性の点で問題があることがわかった。発明者らは、二窒化酸素（Ｎ２Ｏ）雰囲気で熱処理することによって、酸素雰囲気に比べて短時間のうちに、２．５−３.０ｎｍのＳｉＯＮ膜を形成できることを見出した。これは、多結晶シリコンとＳｉＯＮ膜界面に存在するＳｉとＮ間の結合が強いため、酸素雰囲気中の熱処理では、下地の多結晶シリコンの酸化が進まないが、酸素ラジカルを発生するＮ２Ｏ酸化の場合、低温でも酸化が進行するためと考えられる。また、Ｔａ２Ｏ５膜の堆積を１段階で行った場合と二段階に分けた場合を比較すると、二段階に分けた場合の方が、界面ＳｉＯＮ膜厚がわずかに厚くなることがわかった。これは、１段階目の熱処理で、ＳｉＮ膜が酸化され、耐酸化性が小さくなった結果、二段階目のＴａ２Ｏ５膜形成時に下地の多結晶シリコンの酸化が進行するためと考えられる。
図２に、上記で検討した方法によって形成したキャパシタのリーク電流とプレート電圧の関係を示した。ここで、粗面化シリコン下部電極で粒状シリコン結晶の平均粒径は３０ｎｍとした。図２では、８ｎｍのＴａ２Ｏ５膜を４ｎｍの膜堆積とＮ２Ｏ中で７２５℃の結晶化熱処理を二回繰り返すことで形成した場合（図２で本発明の技術と記載）と、８ｎｍのＴａ２Ｏ５膜を１段階で形成し、酸素中８００℃で結晶化熱処理を行った場合（図２で従来の技術と記載）の結果を比較した。キャパシタ誘電体膜のＳｉＯ２膜に換算した膜厚は、いずれも３．０ｎｍで同じである（粗面化シリコン電極による表面積が増大する効果を考え、単位面積あたりの容量値から算出したものである。）。その結果、本発明においては、従来の方法で形成されたキャパシタのプレート負電圧側のリーク電流増大が抑制できることがわかった。
【０００８】
本発明におけるキャパシタの作製方法をまとめると以下の通りである。ＤＲＡＭの設計ルールに従い、熱処理温度やリン濃度で粒状シリコン結晶の粒径を制御した粗面化シリコン下部電極を形成する。特に最小加工寸法が０．１３μｍ以下になる場合には、粒状シリコン結晶の粒径は４０ｎｍ以下になるように制御する必要がある。続いて、アンモニア雰囲気で７５０℃、３分間の熱処理を行い、粗面化シリコン電極上に１．０ｎｍ程度のシリコン窒化膜を形成する。さらに、Ｔａ２Ｏ５膜堆積と結晶化熱処理を二回繰り返してＴａ２Ｏ５膜を堆積する。膜堆積方法は、ペンタエトキシタンタル（Ｔａ（ＯＣ２Ｈ５）５）と酸素をソースガスとしたＣＶＤ法によって４００℃から４５０℃の温度で４ｎｍのＴａ２Ｏ５膜を形成する。引き続き、Ｎ２Ｏ雰囲気において７２５℃で２．５分間の熱処理を行う。さらに、４ｎｍのＴａ２Ｏ５膜の堆積とＮ２Ｏ雰囲気において７２５℃で２．５分間の熱処理を繰り返すことで、結晶化した８ｎｍのＴａ２Ｏ５膜を形成する。Ｔａ２Ｏ５膜の二段階形成と、結晶化熱処理温度の低温化によって、Ｔａ２Ｏ５膜の結晶粒の大きさが、粒状シリコン結晶粒の大きさよりも大きくなり、粒状シリコン結晶の電界集中部へのＴａ２Ｏ５膜の結晶粒界形成が少ない構造を実現し、さらに、Ｎ２Ｏ熱処理によって２．５−３．０ｎｍのＳｉＯＮ膜形成を実現することによって、図１に示されるな低リークキャパシタを形成できる。
また、界面ＳｉＯＮ膜厚を厚くするために、予め、Ｓｉ３Ｎ４膜を厚く堆積する方法を用いることもできる。例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料とするＬＰＣＶＤ法によって２．０ｎｍ−２．５ｎｍのＳｉ３Ｎ４膜を堆積した後に、Ｔａ２Ｏ５膜堆積と酸素雰囲気中で７２５℃の熱処理を二段階に分けて繰り返し行うことで形成する。予め形成したＳｉ３Ｎ４膜の膜厚が厚いため、酸素雰囲気中の熱処理でも、トンネル電流を抑制するために必要な膜厚のＳｉＯＮ膜を形成することができる。これは、もともとのＳｉ３Ｎ４膜が厚いため、Ｓｉ３Ｎ４膜直下の多結晶シリコン電極まで酸化することがないためである。ただし、形成されるＳｉＯＮ膜中の窒素濃度が大きい場合、Ｓｉとの間のバリアの高さが減少するため、トンネル電流を抑制するために３．０ｎｍ以上のＳｉＯＮ膜が必要である。しかし、窒素濃度が高い場合、膜の比誘電率も高いため、結果としてＳｉＯＮ膜の誘電率からみた電気的膜厚を減少させ、キャパシタ全体のＳｉＯ２膜に換算した膜厚を０．２−０．３ｎｍ減少させることができた。また厚いＳｉ３Ｎ４膜を形成する方法として、ＬＰＣＶＤ法だけでなく、ＡＬＣＶＤ法を用いることも可能である。また、Ｓｉ３Ｎ４膜の代わりに比誘電率が大きい、２．０−２．５ｎｍのＡｌ２Ｏ３膜と０．５−１．０ｎｍのＳｉＯＮ膜の積層膜を界面膜として用いることもできる。この場合、キャパシタ全体の誘電体膜のＳｉＯ２膜に換算した膜厚を０．５−１．０ｎｍ減少させることができる。
【０００９】
以下、本発明の実施例を図面に基づいて説明する。なお、本説明においては、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は避ける。
≪実施例１≫
本実施例では、図３に示すような本発明によるキャパシタを有するＤＲＡＭのメモリキャパシタの製造方法について述べる。はじめに図４に示すように公知な方法で形成されたメモリセル選択トランジスタの上にビット線１５を形成し、また選択トランジスタとキャパシタとの電気的接続を行う多結晶シリコンプラグ１６を形成する。図５に示すように、この上に、膜厚１００ｎｍ程度の窒化シリコン膜１７をＣＶＤ法によって堆積し、シリコン酸化膜を加工する際のエッチングストッパとする。窒化シリコン膜１７の上部にテトラエトキシシラン（ＴＥＯＳ）を原料とする酸化シリコン膜１８を２μｍ形成した。図６に示すように、この酸化シリコン膜１８と窒化シリコン膜１７を、フォトレジストをマスクとしたドライエッチング法によって加工し、多結晶シリコンプラグの上部に下部電極用の溝を形成した。次に図７に示すように、リンをドーピングした非晶質シリコン膜１９を３０ｎｍ堆積し、フォトレジスト膜を用いた公知のエッチバック技術によってこの非晶質シリコン膜を各ビット毎に分離する。次に図８に示すように、洗浄工程を経て、非晶質シリコン膜１９の表面にモノシラン（ＳｉＨ４）を含むガスを供給して核生成処理を施した後に、結晶化を行い、粒状シリコン結晶２０を生成する。結晶核の密度の制御は、モノシランガスの供給時の温度によって行った。そして、粒状シリコンの粒径は、結晶化熱処理温度及び時間によって制御する。特に最小加工寸法が０．１３μm以下になる場合では、粒状シリコン結晶の粒径は４０ｎｍ以下になるように制御する。次にこの粒状シリコンが形成された表面に対して、低下したリン濃度を補うために、例えばホスフィンを用いてリンをドーピングして下部電極構造を完成した。続いて図９に示すように、アンモニア雰囲気で５００℃から８００℃の温度で３分間の熱処理を行い、粗面化シリコン電極上に１．０ｎｍ程度のシリコン窒化膜２１を形成する。さらに図１０に示すように、Ｔａ２Ｏ５膜堆積と結晶化熱処理を二回繰り返してＴａ２Ｏ５膜２２を堆積する。Ｔａ２Ｏ５膜堆積方法は、ペンタエトキシタンタル（Ｔａ（ＯＣ２Ｈ５）５）と酸素をソースガスとしたＣＶＤ法によって４００℃から４５０℃の温度で４ｎｍのＴａ２Ｏ５膜を形成する。引き続き、Ｎ２Ｏ雰囲気において７２５℃で２．５分間の熱処理を行う。さらに、４ｎｍのＴａ２Ｏ５膜の堆積とＮ２Ｏ雰囲気において７２５℃で２．５分間の熱処理を繰り返すことで、結晶化した８ｎｍのＴａ２Ｏ５膜を形成する。続いて、Ｔａ２Ｏ５膜上に窒化チタン（ＴｉＮ）膜２３を、例えば、ＴｉＣｌ４とＮＨ３をソースガスとしたＣＶＤ法によって形成し、パターニングした後に図３に示すようなキャパシタ構造を完成させる。Ｔａ２Ｏ５膜の二段階形成と、結晶化熱処理温度の低温化によって、Ｔａ２Ｏ５膜の結晶粒の大きさが、粒状シリコン結晶粒の大きさよりも大きく、電界集中部への結晶粒界形成が少ない構造を実現し、さらに、Ｎ２Ｏ熱処理によって図１２に示すように２．５−３．０ｎｍのＳｉＯＮ膜２６の形成を実現することによって、図１に示される低リークキャパシタを形成できる。上記で、粗面化シリコン電極上に形成されるシリコン窒化膜は、ＮＨ３雰囲気中の熱窒化法だけでなく、低温のプラズマ窒化法によって形成してもよい。また、Ｔａ２Ｏ５膜の結晶化熱処理温度は、７００℃以上７４０℃以下の温度範囲である。また、結晶化熱処理時のガス雰囲気は、Ｎ２Ｏ以外にも、Ｏ３やラジカル酸素を用いてもよい。ただし、トンネル電流を抑制するためにＴａ２Ｏ５膜と粗面化シリコン電極の界面に２．５ｎｍ−３．０ｎｍのＳｉＯＮ膜が成長するように熱処理時間を制御する必要があった。
【００１０】
≪実施例２≫
本実施例では、予め、Ｓｉ３Ｎ４膜を厚く堆積することと、Ｔａ２Ｏ５膜の結晶化熱処理温度を低くすることによって、所望の特性を有するキャパシタを形成する方法について述べる。図８に示されるように、平均粒径が４０ｎｍ以下になるように粒状シリコン結晶を有する粗面化シリコン２０を形成後、例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料とするＬＰＣＶＤ法によって２．０ｎｍ−２．５ｎｍのＳｉ３Ｎ４膜２１を堆積した後に、Ｔａ２Ｏ５膜堆積と酸素雰囲気中での７００℃から７３０℃の熱処理を二段階に分けて繰り返し行うことで図１０の状態を形成する。Ｔａ２Ｏ５膜の二段階形成と、結晶化熱処理温度の低温化によって、Ｔａ２Ｏ５膜の結晶粒の大きさが、粒状シリコン結晶粒の大きさよりも大きく、電界集中部への結晶粒界形成が少ない構造を実現できる。さらに、予め形成したＳｉ３Ｎ４膜の膜厚が厚いため、酸素雰囲気中の熱処理でもトンネル電流を抑制するために必要な３．０−３．５ｎｍの膜厚を有するＳｉＯＮ界面膜を粗面化シリコン電極とＴａ２Ｏ５膜の間に形成することができる。これは、もともとのＳｉ３Ｎ４膜が厚いためＳｉ３Ｎ４膜直下の多結晶シリコン電極まで酸化する必要がないためである。この場合、ＳｉＯＮ膜中の窒素濃度が高く、膜の比誘電率が高いためＳｉＯＮ膜の電気的膜厚を減少させキャパシタ全体のＳｉＯ２膜に換算した膜厚をさらに０．２−０．３ｎｍ減少させることができる。上記では酸素雰囲気中の熱処理によってＳｉＯＮ膜を形成したが、酸素の代わりにＳｉ３Ｎ４膜に対する酸化力が強いＮ２Ｏガスや、Ｏ３ガス、酸素ラジカルなどを用いることができる。この場合、熱処理時間を短縮することができる。また、厚いＳｉ３Ｎ４膜を形成する方法として、上記ＬＰＣＶＤ法だけでなく、Ｓｉ２Ｈ６とＮＨ３を用いた原子層堆積法（ＡＬＣＶＤ法）によって形成することも可能である。この場合、Ｓｉ２Ｈ６と反応ガスであるＮＨ３を交互に供給し、表面で反応が進行するため、被覆性が高く、膜厚の制御も容易となる。
【００１１】
≪実施例３≫
本実施例では、粗面化シリコン下部電極表面を窒化したのちにＡＬＣＶＤ法によってＡｌ２Ｏ３膜を堆積して界面膜とすることと、Ｔａ２Ｏ５膜の結晶化熱処理温度を低くすることによって、所望の特性を有するキャパシタを形成する方法について述べる。図８に示されるように、平均粒径が４０ｎｍ以下になるように粒状シリコン結晶を有する粗面化シリコン下部電極２０を形成した後、ＮＨ３雰囲気中で５５０℃１分間の熱処理によって、図９に示されるように粗面化シリコン表面に約０．５ｎｍのシリコン窒化膜２１を形成し、粗面化シリコン電極の酸化防止膜ならびにＡＬＣＶＤ法の種層とする。引き続き、トリメチルアルミニウム[Ａｌ（ＣＨ３）３]とＨ２Ｏを原料ガスとするＡＬＣＶＤ法によってＡｌ２Ｏ３膜を２．０ｎｍから２．５ｎｍの膜厚で堆積する。予めシリコン窒化膜を形成することで、インキュベーション時間なしにＡｌ２Ｏ３膜を堆積できる。基板温度は３００℃である。反応過程は次式で与えられる通りである。
（１）Ｓｉ−ＯＨ＋Ａｌ（ＣＨ３）３→Ｓｉ−Ｏ−Ａｌ（ＣＨ３）２＋ＣＨ４↑（２）Ｓｉ−Ｏ−Ａｌ（ＣＨ３）２＋２Ｈ２Ｏ→Ｓｉ−Ｏ−Ａｌ（ＯＨ）２＋２ＣＨ４↑
Ａｌ（ＣＨ３）３前駆体をアルゴンキャリアガスによって反応室に導入し、シリコン窒化膜表面（正確には表面が酸化されてＳｉＯＮ膜である）に飽和吸着させる。このとき、メチル基の一つがＯＨ基の水素と結合してＣＨ４となり揮発し、Ｓｉ-Ｏ−Ａｌ（ＣＨ３）２状態になる（式（１））。成膜室の圧力は５Ｔｏｒｒである。飽和吸着に必要な時間はせいぜい１秒であった。反応ガスの排気後、Ｈ２Ｏ雰囲気に切り替える。式（２）で示されるように表面酸化反応によって、Ｓｉ-Ｏ−Ａｌ（ＯＨ）2が形成される。成膜室の圧力は５Ｔｏｒｒとした。酸化反応は、すべてのメチル基が水酸基に置き換わった時点で終了する。反応に必要な時間はせいぜい２秒である。以上のステップを１サイクルとして、再びＡｌ（ＣＨ３）３を導入することによって式（１）の反応が進行し、連続的にＡｌ２Ｏ３膜を堆積できる。従って、サイクル数によって、堆積膜厚を精密にコントロールすることができる。また、表面反応律速であるためコンフォマルな膜を形成できる特徴を持つ。以上を５０サイクル適用することによって、２．５ｎｍの膜厚のＡｌ２Ｏ３膜を形成した。
さらにＣＶＤ法によってＴａ２Ｏ５膜堆積と酸素雰囲気中で７００℃から７３０℃の熱処理を二段階に分けて繰り返し行うことで図１１の状態を形成する。Ｔａ２Ｏ５膜の二段階形成と、結晶化熱処理温度の低温化によって、Ｔａ２Ｏ５膜の結晶粒の大きさが、粒状シリコン結晶粒の大きさよりも大きく、電界集中部への結晶粒界形成が少ない構造を実現できる。このとき、Ｔａ２Ｏ５膜と粗面化シリコン電極間を詳細に調べると、粗面化シリコン電極上に０．５−１．０ｎｍのＳｉＯＮ膜（図１１の２１Ａ）が形成され、さらにＳｉＯＮ膜上に２．０ｎｍ−２．５ｎｍのＡｌ２Ｏ３膜（図１１の２１Ｂ）が形成されていることがわかった。以上の方法によってトンネル電流を抑制するために必要な２．５−３．５ｎｍの膜厚を有するＡｌ２Ｏ３／ＳｉＯＮ界面膜（図１１の２１Ａ、２１Ｂで表される）を形成することができる。この場合、図１４に示されるようにＴａ２Ｏ５膜の結晶化熱処理温度を適切に設定することにより、Ａｌ２Ｏ３膜の比誘電率は８−１０程度と大きいため界面膜の電気的膜厚を減少させ、キャパシタ全体のＳｉＯ２膜に換算した膜厚をさらに０．２−０．８ｎｍ減少させることができることがわかった。上記では酸素雰囲気中で熱処理を行ったが、酸素の代わりにＮ２ＯガスやＮＯガスを用いることができる。この場合、Ｏ３ガス、酸素ラジカルなどを用いると、ＳｉＯＮ膜の膜厚が１．０ｎｍ以上に増大するため、キャパシタ全体が厚くなるため、不適当であった。原子層堆積法の原料は、Ａｌ（ＣＨ３）３以外にＡｌ（ＣＨ３）２Ｃｌでも同じ結果が得られた。また、酸化ガスとしてＨ２Ｏ２やＮ２Ｏでも同じ結果が得られた。Ａl２Ｏ３膜の形成方法としては、原子層堆積法以外にも公知のＣＶＤ法でも形成できる。
【００１２】
【発明の効果】
本発明によれば、微細化しても十分な静電容量と低いリーク電流特性を維持するキャパシタを構成でき、それにより、大容量半導体集積回路装置、特にＤＲＡＭ用のキャパシタが形成できる。
【図面の簡単な説明】
【図１】Ｔａ２Ｏ５膜の結晶化熱処理温度とＴａ２Ｏ５膜結晶粒の大きさの関係を示した図である。
【図２】本発明の実施例１により作成されたキャパシタについて、リーク電流の電圧依存性を示す図である。
【図３】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部の断面構造。
【図４】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図５】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図６】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図７】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図８】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図９】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図１０】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図１１】本発明の実施例１によって作成されたＤＲＡＭのメモリセル部製造方法を示す断面図。
【図１２】キャパシタ部の断面拡大図。
【図１３】従来の方法によって形成したキャパシタの問題点を示すリーク電流の電圧依存性の図である。
【図１４】本発明の実施例３によって作成されたキャパシタのシリコン酸化膜換算膜厚を示す図面。
【符号の説明】
１１・・・シリコン基板、１２・・・トランジスタ分離用シリコン酸化膜、１３・・・ワード線、１４・・・シリコン窒化膜、１５・・・ビット線、１６・・・多結晶シリコンプラグ、１７・・・シリコン窒化膜、１８・・・シリコン酸化膜、１９・・・非晶質シリコン膜、１９Ａ・・・多結晶シリコン膜、２０・・・粒状シリコン結晶、２１・・・界面膜、２１Ａ・・・界面膜（ＳｉＯＮ）、２１Ｂ・・・界面膜（Ａl２Ｏ３）、２２・・・五酸化タンタル、２３・・・上部電極（窒化チタン）、２４・・・層間絶縁膜１(ＳｉＯ２)、２５・・・層間絶縁膜２(ＳｉＯ２)、２６・・・シリコン酸窒化膜（ＳｉＯＮ）。
Claims (8)
- メモリセル選択用トランジスタとこれに直列に接続された情報蓄積用キャパシタとでメモリセルを構成し、上方に開口部を有する筒型の多結晶シリコン膜と多結晶シリコン膜の表面に形成された４０ｎｍ以下の平均粒径を有する粒状シリコン結晶とからなる粗面化した多結晶シリコン下部電極、およびタンタルを主成分とする第１の誘電体膜と、下部電極と第一の誘電体膜に挟まれた第２の誘電体膜を有するキャパシタ絶縁膜、およびキャパシタ絶縁膜を挟み、前記下部電極に対向して形成された上部電極を備えた前記情報蓄積用キャパシタを、前記メモリセル選択用トランジスタの上部に配置したＤＲＡＭを有する半導体集積回路装置の製造方法であって、前記情報蓄積用キャパシタを、（ａ）メモリセルトランジスタ形成後に絶縁膜を堆積し、開口して溝を形成する工程、（ｂ）前記溝の内部に非晶質シリコン膜を形成する工程、（ｃ）前記非晶質シリコン膜の表面に粒状シリコン結晶を形成する工程、（ｄ）前記粒状シリコン結晶の表面にリンを導入する工程、（ｅ）前記リンを導入した表面に前記第２の誘電体膜を形成する工程、（ｆ）前記第２の誘電体膜表面に第１層目の非晶質五酸化タンタル膜を形成する工程、（ｇ）前記非晶質五酸化タンタル膜を７００℃以上かつ７４０℃以下の酸化性雰囲気で結晶化させる工程、（ｈ）前記結晶化五酸化タンタル膜の上部に第２層目の非晶質五酸化タンタル膜を形成する工程、（ｉ）前記第２層目の非晶質五酸化タンタル膜を７００℃以上かつ７４０℃以下の酸化性雰囲気で結晶化させる工程、（ｊ）前記第２層目の結晶化五酸化タンタル膜の上部に前記溝を埋めるように上部電極を堆積する工程とを含み、前記第１層目および第２層目の非晶質五酸化タンタル膜の膜厚を、３ｎｍ以上４ｎｍ以下とし、前記記載の結晶化した五酸化タンタル膜の平均の結晶粒径を、前記粒状シリコン結晶の平均粒径よりも大きくすることを特徴とする半導体集積回路装置の製造方法。
- 前記記載の五酸化タンタル結晶が六方晶であり、かつ、その比誘電率が５０以上であることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
- 前記第２の誘電体膜を形成する工程においては、ＮＨ ３ を含むガス雰囲気中で熱処理を行うことにより、前記下部電極を窒化して、シリコン窒化膜を形成する工程であることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
- 前記第２の誘電体膜を形成する工程においては、Ｎ ２ プラズマ中で熱処理を行うことで、前記下部電極を窒化して、シリコン窒化膜を形成する工程であることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
- 前記第１の五酸化タンタル膜を酸化性雰囲気で結晶化させる工程において、前記下部電極上に形成されたシリコン窒化膜が酸化性雰囲気で酸化され、２．５ｎｍ以上の膜厚のシリコン酸窒化膜が形成された前記第２の誘電体膜であることを特徴とする請求項１乃至請求項４の何れかに記載の半導体集積回路装置の製造方法。
- 前記五酸化タンタル膜を酸化性雰囲気で結晶化させる工程は、Ｎ ２ ＯもしくはＯ ３ もしくはラジカル酸素雰囲気で行うことを特徴とする請求項１乃至請求項５の何れかに記載の半導体集積回路装置の製造方法。
- 前記第２の誘電体膜を形成する工程においては、ＮＨ ３ を含むガス雰囲気中で熱処理を行うことで、前記下部電極を窒化して、シリコン窒化膜を形成する工程と、シリコン窒化膜上にＡＬＣＶＤ法によって２．０ｎｍ以上の膜厚のＡｌ ２ Ｏ ３ を堆積することを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
- 上記記載の当該キャパシタにおいて、多結晶シリコン電極に対向する上部電極が窒化チタンで形成されていることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
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