KR100851080B1 - 반도체 집적회로장치의 제조방법 - Google Patents

반도체 집적회로장치의 제조방법 Download PDF

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Abstract

정보축적용량의 정전용량을 증대시키고, 누설전류를 감소시킨다.
정보축적용량을 이하의 공정으로 작성한다. (1) 반구형상 실리콘 결정을 표면에 형성한 다결정 실리콘 하부전극을 형성한다. (2) 당해 하부전극 표면을 550℃ 이하의 저온에서 플라즈마 질화하여, 1.5㎚ 이상의 막두께의 실리콘 질화막을 형성한다. (3) 오산화 탄탈막을 비정질로 퇴적한 후, 결정화시킨다.
실리콘 질화막의 내산화성이 향상되고, 누설전류가 작아진다. 이 결과, 다결정 실리콘 하부전극의 산화가 억제되어 정보축적용량의 정전용량이 증대함과 동시에, 누설전류가 억제된다.
다결정 실리콘, 플라즈마 질화법, 실리콘 질화막, 오산화 탄탈막

Description

반도체 집적회로장치의 제조방법{PRODUCTION OF SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은, 본 발명의 실시예 1에 의해 작성된 커패시터와, 종래기술인 열질화를 이용한 커패시터 정전용량의 오산화 탄탈 산소 열처리 온도에 의한 변화,
도 2는, 본 발명의 실시예 1에 의해 작성된 커패시터와, 종래기술인 열산화를 이용한 커패시터에서, 누설전류가 1fA/비트가 되는 전압의 오산화 탄탈 산소 열처리 온도에 의한 변화,
도 3은, 본 발명의 실시예 1에 의해 작성된 DRAM의 메모리셀부의 단면구조,
도 4는, 본 발명의 실시예 1에 의한 DRAM의 메모리셀부 제조방법을 나타내는 단면도,
도 5는, 본 발명의 실시예 1에 의한 DRAM의 메모리셀부 제조방법을 나타내는 단면도,
도 6은, 본 발명의 실시예 1에 의한 DRAM의 메모리셀부 제조방법을 나타내는 단면도,
도 7은, 본 발명의 실시예 1에 의한 DRAM의 메모리셀부 제조방법을 나타내는 단면도,
도 8은, 본 발명의 실시예 1에 의한 DRAM의 메모리셀부 제조방법을 나타내는 단면도,
도 9는 본 발명의 실시예 1에 의한 DRAM의 메모리셀부 제조방법을 나타내는 단면도,
도 10은, 본 발명의 실시예 1에 의한 DRAM의 메모리셀부 제조방법을 나타내는 단면도,
도 11은, 본 발명의 실시예 2에서 플라즈마 질화온도의 영향을 나타내는 도면,
도 12는, 본 발명의 실시예 3에서 플라즈마 질화막 두께의 내산화성에 대한 영향을 나타내는 도면,
도 13은, 본 발명의 실시예 5에서 오산화 탄탈막 두께의 영향을 나타내는 도면이다.
(부호의 설명)
101 실리콘 기판
102 트랜지스터 분리용 실리콘 산화막
103 워드선
104 배선간 절연막
105 비트선
106 다결정 실리콘 플러그
107 실리콘 질화막
108 실리콘 산화막
109 비정질 실리콘막
109A 다결정 실리콘막
110 반구형상 실리콘 결정
111 플라즈마 질화막
112 오산화 탄탈막
113 질화티탄 상부전극
본 발명은, 반도체 집적회로장치 및 그 제조기술에 관한 것으로, 특히, DRAM(Dynamic Random Access Memory)을 갖는 반도체 집적회로장치에 적용하는 유효한 기술에 관한 것이다.
DRAM은, 선택 트랜지스터와 이것에 접속된 정보축적용량(이하, 커패시터)으로 이루어지는 메모리셀을, 반도체 기판상에 매트릭스 형상으로 배치하여 구성한다. 대용량의 DRAM을 구성하기 위해서는, 이 메모리셀 커패시터의 정전용량의 고밀도화가 필요하다.
그것을 위한 기술로서, 예를 들면 일본특허공개 평 6-244364에 의하면, 커패시터의 유전체막에 고유전율을 갖는 오산화 탄탈을 이용하는 방법이 개시되어 있다. 여기서, 전극인 다결정 실리콘에는, 암모니아를 이용한 열질화에 의해 표면에 실리콘 질화막을 형성하고, 오산화 탄탈막을 산소 열처리할 때에 다결정 실리콘 전 극이 산화되는 것을 방지하고 있다.
또한, 예를 들면 일본특허공개 평 11-26712에 의하면, 전극 다결정 실리콘의 표면에 반구형상 실리콘 결정을 형성하고, 동일하게 열질화와 오산화 탄탈을 형성하여, 커패시터를 구성하고 있다. 이 방법에 의하면, 오산화 탄탈의 고유전율과 동시에 반구형상 실리콘 결정에 의한 실효전극 표면적의 증가에 의해 정전용량의 고밀도화를 도모할 수 있다.
한편, 다결정 실리콘 표면에의 실리콘 질화막의 다른 형성법으로서, 일본특허공개 평 4-223366에 의하면, 플라즈마 질화법에 의한 방법이 기술되어 있다.
256M 비트 DRAM과 같은 대용량 반도체 집적회로장치에 대하여, 상기 DRAM용 커패시터의 제조방법을 발명자들은 상세하게 검토하였다. 이러한 대용량 DRAM에서는, 커패시터 공정을 행하는 부분에서 이미 메모리셀 신호 판독회로 등의 트랜지스터가 만들어져 있고, 커패시터 공정에서의 열처리를 예를 들면 900℃에서 행하면, 트랜지스터의 특성이 열화하고, 회로 오동작의 원인이 된다. 그래서 열질화를 800℃에서 행한 바, 오산화 탄탈의 결정화 열처리(750℃, 산소중) 동안에 이 실리콘 질화막의 산화가 발생하고, 커패시터의 용량이 저하해버렸다. 오산화 탄탈의 결정화에 필요한 온도는 적어도 700℃, 바람직하게는 750℃ 이상이다. 이 결정화에 의해, 오산화 탄탈은 비유전율 25의 비정질 구조에서 δ상으로 결정화하고, 비유전율이 60으로 증대하지만, 종래기술에서는 결정화와 실리콘 질화막의 산화가 거의 동시에 발생하므로, 유전율 증대에 의한 용량 고밀도화의 효과가 실리콘 질화막의 산 화에 의한 용량저하로 상쇄되어 버리고, 오산화 탄탈의 고유전율을 유효하게 이용할 수 없다는 문제가 있었다.
또한, 전극 다결정 실리콘의 표면에 반구형상 실리콘 결정을 형성하는 방법으로는, 일반적으로 형성 후에 실리콘 결정 표면에 인을 도핑하여, 커패시터 용량의 전압 의존성을 작게 하는 것이 행해진다. 플라즈마 질화를 800℃에서 행한 경우, 인의 재증발이 발생하고, 용량의 전압 의존성이 강해져 실질적으로 커패시터 용량의 저하가 발생해 버렸다.
본 발명의 목적은, 이러한 미세한 반도체 집적회로장치가 요구되는 저온에서 제조할 수 있고, 또, 충분한 용량밀도를 갖는 커패시터의 제조기술을 제공하는데 있다.
본 발명에서의 신규한 특징은, 본 명세서의 기술 및 첨부도면에서 명백해질 것이다.
본 발명의 일실시 태양에 의한 반도체 집적회로장치에서는, 하부전극을 다결정 실리콘막과 그 표면에 형성된 반구형상 실리콘 결정으로 하고, 700℃ 이하의 저온에서 하부전극 표면을 직접 질화하여 형성한 실리콘 질화막과 오산화 탄탈막의 2층 구조의 유전체막으로 한 커패시터를 갖는 것이다.
또한, 본 발명의 다른 실시태양에 의한 반도체 집적회로장치에서는, 하부전극을 다결정 실리콘막과 그 표면에 형성된 반구형상 실리콘 결정으로 하고, 플라즈마 질화하여 형성한 실리콘 질화막과 오산화 탄탈막의 2층 구조의 유전체막으로 한 커패시터를 갖는 것이다.
또한, 본 발명의 다른 실시태양에 의한 반도체 집적회로장치에서는, 하부전극을 인이 첨가된 다결정 실리콘막으로 하고, 700℃ 이하의 저온에서 하부전극 표면을 직접 질화하여 형성한 실리콘 질화막과 오산화 탄탈막의 2층 구조의 유전체막으로 한 커패시터를 갖는 것이다.
또한, 본 발명의 다른 실시태양에 의한 반도체 집적회로장치에서는, 하부전극을 인이 첨가된 다결정 실리콘막으로 하고, 플라즈마 질화하여 실리콘 질화막과 오산화 탄탈막의 2층 구조의 유전체막으로 한 커패시터를 갖는 것이다.
(발명의 실시형태)
<실시예 1>
도 3은, 본 발명에 의한 커패시터를 갖는 DRAM의 메모리셀 커패시터의 단면구조를 나타내는 도면이다. 이 제조방법을 도 4 ~ 도 10을 이용하여 구체적으로 설명한다.
공지한 방법으로 형성된 메모리셀 선택 트랜지스터상에, 비트선(105)을 형성하고, 또, 선택 트랜지스터와 커패시터와의 전기적 접속을 행하는 다결정 실리콘 플러그(106)를 형성한다(도 4).
그 위에, 막두께 100㎚ 정도의 질화실리콘막(107)을 CVD법으로 퇴적하고, 후의 커패시터 하부전극간 분리용의 실리콘 산화막(108)을 가공할 때의 에칭 스토퍼로 한다. 질화실리콘막(107)의 상부에, 테트라에톡시실란(tetraethoxysilane) (TEOS)을 원료로 하는 CVD법으로 산화 실리콘막(108)을 2㎛ 형성하였다(도 5).
이 산화 실리콘막(108)과 질화실리콘막(107)을 포토레지스트를 마스크로 하는 드라이에칭에 의해 가공하고, 다결정 실리콘 플러그(106)의 상부에 하부전극용의 홈을 형성하였다(도 6).
인을 도핑한 비정질 실리콘막(109)을 35㎚ 퇴적하고, 포토레지스트를 이용한 공지의 에치백 기술에 의해 이 비정질 실리콘막(109)을 각 비트마다 분리한다(도 7).
세정공정을 거친 후, 비정질 실리콘막(109)의 표면에 상기 생성처리를 시행한 후에 결정화를 행하고, 반구형상 실리콘 결정(110)을 생성한다(도 8).
다음에, 이 반구형상 실리콘 결정(110)이 형성된 표면에 대하여, 예를 들면 포스핀(phosphine)을 이용하여 인을 도핑하고, 하부전극 구조를 구성하였다. 이미 주지한 바와 같이, 반구형상 실리콘 결정(110)의 생성시에는 이 결정표면의 인 농도가 저하하고, 다결정 실리콘이 전계에서 공핍화하여, 용량도 저하한다. 이 문제를 피하기 위해, 추가의 인 도핑은, 반구형상 실리콘 결정을 이용할 때에는 불가결하다.
이 하부전극의 표면에 실리콘 질화막(111)을 형성한다. 본 실시예에서는, 질화 플라즈마에 의한 플라즈마 질화법을 이용하고 있고, 평행 평판형의 전극을 갖는 플라즈마 질화장치를 이용한다. 플라즈마 질화법은, 생성된 활성질소가 다결정 실리콘 표면에서 실리콘 원자를 직접 질화하고, 실리콘 질화막을 형성하는 원리에 의거하는 것이다. 본 실시예의 질화처리는, 400℃, 고주파 전력 100W에서 1분간 행하였다. 이 결과, 대략 1.5㎚의 실리콘 질화막(111)이 생성되었다(도 9).
다음에, CVD법에 의해, 비정질 오산화 탄탈막을 형성하였다. 예를 들면 450℃의 기판 온도에서 펜타에톡시(pentaethoxy) 탄탈을 원료로 하여, 8㎚의 비정질 오산화 탄탈막을 형성하였다. 계속하여, 산소중에서 800℃, 5분간의 열처리를 행하여, δ상 오산화 탄탈(112)에 결정화시켰다.(도 10).
상부전극은, 질화티탄막(113)을 CVD법으로 퇴적하여 형성한다. 막두께는 하부전극과 유전체막으로 구성되는 홈을 매립하도록 선택하고, 하부전극 홈에 기인하는 표면 요철을 평탄화하여, 도 3의 구조를 얻었다. CVD법은, 예를 들면 사염화(四鹽化) 티탄과 암모니아를 원료로 하는 감압(減壓) CVD법이 적당하다. 또한, 필요에 따라 스퍼터법으로 막두께를 증가시켜, 상부전극의 저항을 감소시켰다. 또한, CVD법으로 형성한 질화티탄에 잔류하는 염소를 제거하기 위해, 전극형성 후에 열처리로서 500℃ 정도의 처리를 시행하는 것도 가능하다.
이 상부전극을 포토레지스트를 마스크로 하는 드라이에칭에 의해 가공하고, 메모리셀부 이외의 질화티탄을 제거한다. 또한, 주지의 배선공정을 거침으로써, 반도체 집적회로장치가 완성된다.
본 발명의 특징인 플라즈마 질화법의 효과를, 도 1과 도 2를 이용하여 설명한다. 도 1에서, 종축(縱軸)은 커패시터의 1비트당 용량, 횡축(橫軸)은 오산화 탄탈의 산소중 열처리 온도이다. 또한, 도 2에서, 종축은 1비트당 누설전류가 1fA가 되는 전압으로 정의한 내압, 횡축은 도 1과 동일한 열처리 온도이다.
종래기술의 열질화에서 실리콘 질화막을 형성한 경우, 열처리 온도의 상승에 따라 용량치는 서서히 증대해 가지만, 결정화가 발생하는 750℃를 경계로 용량은 저하한다. 이것은, 실리콘 질화막의 산화도 동시에 750℃에서 현저해지기 때문이다. 이 베이스 산화의 진행은, 커패시터의 내압증가에는 현저한 효과가 있으며, 도 2에 나타낸 바와 같이 700℃부터 고온이 됨에 따라, 급격히 내압이 상승한다. 그러나, 이 메카니즘에서 용이하게 추측되는 바와 같이, 내압의 상승은 반드시 용량치의 저하를 동반하므로, 본 실시예와 같은 대용량 DRAM을 실현하는데 필요한 용량과 내압을 동시에 실현할 수 없었다.
한편, 본 실시예에서 이용한 플라즈마 질화법으로 형성한 실리콘 질화막에는, 종래의 열질화막과 비교하여 2개의 중요한 특징이 있다는 것이, 발명자들의 검토 결과 판명되었다. 하나는, 플라즈마 질화막의 내산화성은, 종래의 열산화막과 상압(常壓)산화가 진행하는 온도에서 비교하면, 100℃ 정도 우수하다는 것이다. 또 하나는, 고농도에 인을 포함하는 실리콘을 질화한 경우, 플라즈마 질화막은, 열질화막 보다도 누설전류가 적다는 점이다. 이것들을 구체적으로 도 1과 도 2에서 설명한다.
오산화 탄탈막이 750℃에서 결정화되면, 유전율의 상승이 발생한다. 비정질에서는 25였던 비유전율은, 결정화에서 60으로 증대하고, 이것에 대응하여 비트당 용량치는 증가하여, 25fF 이상이 된다(도 1). 이것은, 플라즈마 질화에서 형성한 실리콘 질화막은, 오산화 탄탈의 결정화 온도에서도 산화가 거의 발생하지 않으므로, 오산화 탄탈막의 유전율 상승을 그대로 용량치의 증대로서 이용할 수 있기 때문이다. 또한, 열처리 온도를 800℃로 해도, 용량치는 변화하지 않지만, 850℃ 부근에서 용량이 서서히 저하한다. 이 현상은, 열질화막의 산화가 700℃ 부근에서 시 작되는데 비해, 800℃까지 플라즈마 질화막이 산화하지 않는다는 특징에 유래하는 것이다.
한편, 내압은, 종래의 열질화막을 이용한 경우와 비교하여, 플라즈마 질화를 이용한 경우는 내압이 높다는 특징이 있다. 앞서 기술한 바와 같이, 열질화를 이용한 경우에는, 질화막 자신이 산화한 후 처음으로 내압이 높아졌다. 이것에 대하여, 플라즈마 질화를 이용한 경우는, 자신의 산화가 발생하지 않아도 내압이 높다. 오산화 탄탈 커패시터의 누설전류는, 전자가 다결정 실리콘 전극에서 오산화 탄탈중으로 주입될 확률이 지배적이고, 이 확률은, 다결정 실리콘 전극 표면에 형성된 실리콘 질화막의 전자에 대한 패리어성으로 결정되어 있다. 도 2의 결과는, 플라즈마 질화막은 그 자신이 산화하지 않아도 충분한 배리어성을 가지고 있다는 것을 나타내고 있고, 산화가 발생하지 않는다면 배리어성이 없는 종래의 열질화막과 비교하여 우수한 점이다. 이 때문에, 오산화 탄탈이 결정화되고, 또, 실리콘 질화막은 산화하지 않고 있는 열처리 온도(750℃에서 800℃)에서, 대용량의 DRAM을 실현하는데 충분한 용량과 내압을 얻을 수 있었다. 도 1은 비트당 용량으로 나타내었지만, 평면구조의 실험패턴에 의한 검토에서는, 단위면적당 용량은 25fF/㎛2이며, 1V에서의 누설전류는 2×10-8A/㎝2 이하를 실현할 수 있었다. 이것은, 다결정 실리콘 전극에서, 오산화 탄탈을 유전체로 갖는 반도체 집적회로장치용 정보기억 커패시터로서는, 종래에 없는 얇은 실효막 두께이며, 종래기술의 열질화에서는 실현할 수 없었던 것이다.
반구형상 실리콘 결정을 형성하지 않는 경우의 용량은 12fF/㎛2이며, 1V에서의 누설전류는 1×10-8A/㎝2 이하였다. 이것에 의해 반구형상 실리콘 결정에 의한 실효전극 면적증대의 효과는 약 2배라고 견적하였다. 반구형상 실리콘 결정을 형성하지 않는 경우에는 인의 추가 도핑을 행하고 있지 않지만, 본 발명에 의한 저온 질화막 형성을 이용함으로써 질화막중으로 인의 삽입을 억제할 수 있어, 누설전류의 저감을 도모할 수 있다.
또한, 플라즈마 질화막의 내산화성은, 종래의 열질화막보다 높지만, 전혀 산화가 발생하지 않을리는 없다. 예를 들면, 800℃에서 오산화 탄탈을 결정화한 경우, 실리콘 질화막은 0.2㎚ 약산화되어 있다. 따라서, 본 실시예에서 작성된 플라즈마 질화막은, 최종적으로는 오산화 탄탈과의 계면근방에 산소를 포함하는 질화막으로 되어 있는 것을 판명하였다.
<실시예 2>
실시예 1에서는, 플라즈마 질화의 조건은 질소 플라즈마 400℃, 100W 1분간으로 하였다. 발명자 등은, 실리콘 질화막의 형성조건을 검토하고, 다음과 같은 결과를 얻었다. 여기서는, 플라즈마 질화온도에 대하여 설명한다.
도 11은, 질화온도에 대한 용량의 전압 의존성과 누설전류치를 나타낸 도면이다. 700℃부근에서 전압 의존성, 누설전류치와 함께 급증하는 모양을 알 수 있다. 이것에 의해, 실시예 1에서 기술한 플라즈마 질화가 우수한 성질은, 저온에서 실리콘 질화막을 형성할 수 있다는 특징에 의한 것이라는 것을 알 수 있었다. 전압 의존성의 증대는, 실리콘 질화막 계면부근에 존재하는 인의 농도가 저하하고 있는 것을 나타내고 있다. 온도에서 형성한 커패시터의 누설전류가 전압 의존성과 동일하게 증대함으로써, 인이 질화막중으로 삽입되고, 표면 인 농도를 저하시킴과 동시에, 질화막의 전자에 대한 배리어성도 저하시키고 있다고 이해할 수 있다. 즉, 저온에서 실리콘의 질화가 가능한 방법이, 실시예 1과 동일한 효과를 가져온다고 예상된다.
그래서, 이 식견을 바탕으로, 다른 저온 질화막 형성법에 대하여 검토하였다. 라디컬 발생장치에서 공급되는 질화종을 이용한 형성법은, 질화막 형성속도가 매우 느리고, 30분 이상의 프로세스 시간을 필요로 하였지만, 실시예 1과 동일한 효과를 확인할 수 있었다. 리모트 플라즈마원을 이용한 질화막 형성방법에서도 동일하게 시간을 필요로 하지만, 높은 내산화성과 내압을 실현할 수 있었다. 현상에서 공업생산에 적용할 수 있는 형성방식은, 사실상 실시예 1에서 나타낸 플라즈마 질화에 한정되지만, 저온질화가 가능한 방식이라면, 본 발명의 효과가 얻어지는 것을 확인할 수 있었다. 도 11에서, 질화온도는 700℃ 이하, 바람직하게는 550℃ 이하이다. 이러한 온도범위에서는 암모니아에 의한 열질화는 거의 반응이 일어나지 않으므로 적용할 수 없다는 것을 알 수 있고, 종래기술에서 저온화하는 것만으로는 본 발명의 효과를 얻는 것은 불가능하다. 또한, 감압 CVD법으로 질화막을 형성할 경우에도, 반응온도는 대략 700℃ 이상이 필요하며, 본 발명의 효과를 얻는 것은 불가능하였다.
또한, 저온화가 현저한 효과를 나타내는 것은, 상기 기구(機構)에서도 명확 한 것처럼, 다결정 실리콘 표면에 고농도로 인이 함유되어 있는 경우이다. 실시예 1에서 기술한 바와 같이, 반구형상 실리콘 결정을 이용할 경우, 기상에서 포스핀 (phosphine)을 이용한 인의 추가가 불가결하며, 필연적으로 표면은 고농도 인을 함유하는 상태로 되어 있다. 따라서, 반구형상 실리콘 결정을 이용한 DRAM 커패시터의 대용량화에 있어서, 본 발명이 매우 유효하다는 것을 알 수 있었다.
<실시예 3>
다음에, 플라즈마 질화막 두께에 대하여 검토한 결과를 나타낸다.
막두께는 거의 입력전력에 의해 결정되고, 시간 의존성은 작다. 그래서, 내산화성에 대한 막두께의 효과를 주로 입사전력을 변경하여 검토한 결과가 도 12이다. 도 12에서, 횡축(橫軸)은 질화막 막두께, 종축은 800℃, 5분의 산화를 행한 후의 막두께 증가분이다.
질화막 두께 1㎚ 미만에서는, 내산화성이 급격히 열화한다. 이것에 의해, 질화막 두께는 적어도 1㎚, 바람직하게는 1.5㎚를 필요로 한다는 것을 알 수 있었다. 또한, 막두께를 지나치게 두껍게 하면 커패시터 용량이 저하하므로, 실현하는 용량치를 고려한 경우에 막두께 상한이 존재하는 것은 말할 필요도 없다.
또한, 반응가스에 대해서는, 순질소 이외에, 암모니아 플라즈마, 수소첨가 질소 플라즈마에 대하여 검토하였다. 앞서 기술한 바와 같이, 내산화성을 결정하는 가장 중요한 조건은 반응온도이며, 550℃ 이하의 온도에서 비교하는 한 유의차는 볼 수 없었다.
<실시예 4>
다음에, 오산화 탄탈 박막의 열처리 방식의 검토결과를 나타낸다.
실시예 1에서는 산소중 800℃, 5분의 예를 나타내었지만, 도 1 및 도 2에 나타내는 바와 같이, 용량밀도, 내압 중 어떤 것이라도, 종래기술과 비교하여 본 발명의 방식은 우수한 값을 나타내고 있고, 효과는 열처리 온도에 의하지 않는다. 특히, 실리사이드 등 열이력에 대한 요구가 보다 엄격한 기술과의 병용은, 본 발명의 적합한 실시형태의 하나이다. 예를 들면 프로세스 최고온도를 650℃로 할 경우, 본 기술에 의하면 비트당 용량 23fF, 내압 1V 이상을 얻는 것이 가능하다. 용량이 고온처리의 경우보다 조금 작아지는 것이 문제인 경우에는, 하부전극 구조의 높이를 증대함으로써 대응하고, 필요한 용량을 확보할 필요가 있다.
열처리 분위기는, 실시예 1에서는 산소를 이용하였지만, 희석산소나 오존, 아산화 질소와 같은 다른 산화성 가스라도 본 발명은 실시할 수 있다. 또, 플라즈마 산소처리나 산소 라디컬 처리와 같은 경우라도, 본 발명의 실리콘 질화막 내산화성 향상이나 누설전류 저감효과는 유효하며, 실시 가능하다.
<실시예 5>
다음에, 오산화 탄탈의 고유전율 상(相)을 이용하는 실시예 1의 결정화에 대하여 검토한 결과를 개시한다.
오산화 탄탈의 결정구조는 일반적으로는 L상(相)이라 불리는 장주기의 구조를 취한다. 그러나, 본 발명에서와 같은 매우 얇은 막에서는, 이 장주기를 안정화시킬 수록 막두께가 존재하지 않으므로, 단주기의 대칭성을 갖는 육방정(六方晶)의 δ상이 상대적으로 안정해진다. δ상(相)은, 비유전율은 60 정도로 높다. 또한, 전 도대 최저 에너지가 L상 보다도 0.5eV 정도 높은 위치에 있으므로, 전극(예를 들면 다결정 실리콘이나 질화티탄)에서 전자의 주입이 일어나기 어려운 결정구조이다. 이 2개의 특징은, 반도체 집적회로장치에 있어 매우 유리한 점이며, 한정된 면적으로 대용량의 커패시터를 구성할 수 있고, 더구나 누설전류를 작게할 수 있다는 이점을 생성해낼 수 있다.
도 13은, 750℃에서 결정화시킨 오산화 탄탈 비유전율의 누적분포를 나타낸 것이다. δ상을 안정화시키기 위한 문턱치 막두께는 명확하지 않지만, 20㎚에서는 안정하여 고유전율을 나타내고 있는 것을 알 수 있다. 또한, 누설전류 밀도에 대해서도, 문턱치 막두께는 명확하진 않지만, 막두께가 감소함에 따라 누설전류 밀도는 감소해 가고, 20㎚에서는 실용상 문제가 없는 분포로 안정되었다. 이제부터, δ상 오산화 탄탈의 고유전율, 저(低)누설전류의 특징을 공업적으로 이용하는데는, 막두께 20㎚ 이하로 하는 것이 중요하다는 것을 알 수 있었다.
또한, 이 δ상(相) 오산화 탄탈을 DRAM의 커패시터에 적용할 경우에, 결정화와 동시에 베이스의 실리콘 질화막이 산화하여 후(厚)막화하지 않도록, 내산화성을 향상시켜 두는 것이 중요한 것은, 실시예 1 에서 기술하였다. 더욱이, δ상 오산화 탄탈은, 그 고유전율과 저(低)누설전류의 이점을 활용하여, 전계효과 트랜지스터의 게이트 절연막에 적용할 수 있다. 또한, 플래쉬 메모리의 층간 절연막에도 적용 가능하다. 어느 쪽이든 L 상의 오산화 탄탈에서는 수율, 신뢰성의 양면에서 충분하지 않지만, 박막화하여 δ상을 안정화시킴으로써, 공업적으로 충분한 성능을 얻는 것이 가능해졌다.
미세화해도 충분한 정전용량을 나타내는 커패시터를 구성할 수 있으며, 대용량 반도체 집적회로장치, 특히 DRAM을 제공할 수 있다.

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  60. 상부전극 및, 실리콘 질화막과 오산화 탄탈막의 적층 구조의 유전체막으로 이루어지는 용량소자를 갖는 반도체 집적회로의 제조방법에 있어서,
    인이 첨가된 다결정 실리콘으로 이루어지는 하부전극을 형성하는 공정과,
    플라즈마 질화법에 의해 상기 하부전극의 표면에 실리콘 질화막을 형성하는 공정과,
    상기 실리콘 질화막상에 비정질 오산화 탄탈막을 형성하는 공정과,
    열처리를 수행함으로써, 결정화 오산화 탄탈막을 형성하는 공정과,
    상기 결정화 오산화 탄탈막상에 상부전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  61. 제 60항에 있어서,
    상기 실리콘 질화막의 형성 공정은, 플라즈마 발생부분과 반도체기판 설치부분이 서로 공간적으로 분리되어 구비되어 있는 장치에서 행해지며, 상기 플라즈마 질화법은 상기 플라즈마 발생부분에서 공급되는 반응물을 사용하도록 수행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  62. 제 60항에 있어서,
    상기 실리콘 질화막의 형성 공정은 상기 실리콘 질화막이 1㎚ 이상의 막두께를 갖도록 수행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  63. 제 60항에 있어서,
    상기 상부전극의 형성 공정은 질화 티탄막으로부터 상기 상부전극을 형성하기 위해 수행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  64. 제 63항에 있어서,
    상기 질화 티탄막의 적어도 일부는 화학기상 성장법에 의해 형성되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  65. 상부전극 및, 실리콘 질화막과 오산화 탄탈막의 적층 구조의 유전체막으로 이루어지는 용량소자를 갖는 반도체 집적회로의 제조방법에 있어서,
    인이 첨가된 다결정 실리콘으로 이루어지는 하부전극을 형성하는 공정과,
    상기 다결정 실리콘을 700℃ 이하의 온도에서 직접 질화함으로써, 상기 하부전극 표면에 실리콘 질화막을 형성하는 공정과,
    상기 실리콘 질화막상에 비정질 오산화 탄탈막을 형성하는 공정과,
    열처리를 수행함으로써, 결정화 오산화 탄탈막을 형성하는 공정과,
    상기 결정화 오산화 탄탈막상에 상부전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  66. 제 65항에 있어서,
    상기 실리콘 질화막의 형성 공정은 550℃ 이하의 온도에서 수행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  67. 제 65항에 있어서,
    상기 실리콘 질화막의 형성 공정은 상기 직접 질화가 질소 라디컬 발생장치에서 공급되는 반응물을 사용하도록 수행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  68. 제 65항에 있어서,
    상기 실리콘 질화막의 형성 공정은 상기 실리콘 질화막이 1㎚ 이상의 막두께를 갖도록 수행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  69. 제 65항에 있어서,
    상기 상부전극의 형성 공정은 질화 티탄막으로부터 상기 상부전극을 형성하기 위해 수행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  70. 제 69항에 있어서,
    상기 질화 티탄막의 적어도 일부는 화학기상 성장법에 의해 형성되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  71. 복수의 용량소자들을 포함하는 반도체 집적회로에 있어서, 각 소자는
    표면에 형성된 반구 형상 실리콘 결정들을 갖는 다결정 실리콘의 하부전극,
    질화 실리콘을 주성분으로 하는 제1 유전체와, 오산화 탄탈을 주성분으로 하는 제2 유전체와의 적층 구조를 갖는 유전체막을 포함하며,
    상기 제1 유전체는 반구 형상의 실리콘 결정들의 표면의 직접 질화에 의해 형성되는 질화 실리콘막이며, 상기 오산화 탄탈은 육방 δ-위상 결정이고,
    상기 제2 유전체가 결정화되어 있고, 그 유전율이 50 이상인 반도체 집적회로.
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  74. 제 71항에 있어서,
    각 용량소자는 상부전극을 추가로 포함하며,
    상기 상부전극은 질화티탄으로부터 형성된 상기 상부전극과 상기 하부전극 사이에 삽입된 상기 유전체막을 갖는 상기 하부전극과 대향하는 반도체 집적회로.
  75. 복수의 용량소자들을 포함하는 반도체 집적회로에 있어서, 각 소자는
    표면에 형성된 반구 형상 실리콘 결정들을 갖는 다결정 실리콘의 하부전극,
    질화 실리콘을 주성분으로 하는 제1 유전체와, 오산화 탄탈을 주성분으로 하는 제2 유전체와의 적층 구조를 갖는 유전체막을 포함하며,
    각 용량소자는 25 fF/㎛2 이상의 용량을 가지며, 상기 질화 실리콘은 상기 반구 형상의 실리콘 결정들의 표면의 직접 질화에 의해 형성되며, 상기 오산화 탄탈은 육방 δ-위상 결정인 반도체 집적회로.
  76. 제 75항에 있어서,
    상기 제1 유전체는 1㎚ 이상의 막두께를 갖는 반도체 집적회로.
  77. 제 75항에 있어서,
    상기 제2 유전체가 결정화되어 있고, 그 유전율이 50 이상인 반도체 집적회로.
  78. 제 75항에 있어서,
    각 용량소자는 상부전극을 추가로 포함하며,
    상기 상부전극은 질화티탄으로부터 형성된 상기 상부전극과 상기 하부전극 사이에 삽입된 상기 유전체막을 갖는 상기 하부전극과 대향하는 반도체 집적회로.
  79. 복수의 용량소자들을 포함하는 반도체 집적회로에 있어서, 각 소자는
    인이 도우핑된 다결정 실리콘의 하부전극,
    질화 실리콘을 주성분으로 하는 제1 유전체와, 오산화 탄탈을 주성분으로 하는 제2 유전체와의 적층 구조를 갖는 유전체막을 포함하며,
    상기 제1 유전체는 인이 도우핑된 다결정 실리콘의 표면의 직접 질화에 의해 형성되는 질화 실리콘막이며, 상기 오산화 탄탈은 육방 δ-위상 결정인 반도체 집적회로.
  80. 복수의 용량소자들을 포함하는 반도체 집적회로에 있어서, 각 소자는
    인이 도우핑된 다결정 실리콘의 하부전극,
    질화 실리콘을 주성분으로 하는 제1 유전체와, 오산화 탄탈을 주성분으로 하는 제2 유전체와의 적층 구조를 갖는 유전체막을 포함하며,
    상기 각 용량소자들은 12 fF/㎛2 이상의 용량을 가지며, 상기 질화 실리콘은 상기 인이 도우핑된 다결정 실리콘의 직접 질화에 의해 형성되며, 상기 오산화 탄탈은 육방 δ-위상 결정인 반도체 집적회로.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313951A (ja) * 2001-04-11 2002-10-25 Hitachi Ltd 半導体集積回路装置及びその製造方法
US7577333B2 (en) * 2001-08-04 2009-08-18 Samsung Electronics Co., Ltd. Method and apparatus for recording and reproducing video data, and information storage medium in which video data is recorded by the same
JP2003168749A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
JP2003282873A (ja) * 2002-03-22 2003-10-03 Sony Corp 半導体装置およびその製造方法
US7945280B2 (en) * 2003-02-20 2011-05-17 Fujitsu Limited Radio channel control method and receiving apparatus
KR100536030B1 (ko) * 2003-02-25 2005-12-12 삼성전자주식회사 반도체 장치의 커패시터 형성 방법
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
US20050115842A1 (en) * 2003-12-01 2005-06-02 Stillwell Phil R. Headwear and clothing packaging system and method
US7071117B2 (en) * 2004-02-27 2006-07-04 Micron Technology, Inc. Semiconductor devices and methods for depositing a dielectric film
US20070080426A1 (en) * 2005-10-11 2007-04-12 Texas Instruments Incorporated Single lithography-step planar metal-insulator-metal capacitor and resistor
KR100811271B1 (ko) * 2006-09-29 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100909780B1 (ko) * 2007-10-30 2009-07-29 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
EP3758860A1 (en) 2018-04-19 2021-01-06 Siemens Logistics LLC Powered, angled-roller array delamination equipment

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0519296A (ja) * 1991-07-12 1993-01-29 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法及び絶縁膜形成装置
KR19990003054A (ko) * 1997-06-24 1999-01-15 김영환 반도체소자의 캐패시터 제조방법
KR19990069422A (ko) * 1998-02-09 1999-09-06 윤종용 디램 셀 캐패시터의 제조 방법
WO1999064645A1 (en) * 1998-06-12 1999-12-16 Applied Materials, Inc. A method and apparatus for the formation of dielectric layers
KR20000015401A (ko) * 1998-08-28 2000-03-15 윤종용 반구형 실리콘을 이용한 캐패시터의 제조 방법
JP2000150826A (ja) * 1998-11-16 2000-05-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2000200889A (ja) * 1999-01-05 2000-07-18 Samsung Electronics Co Ltd タンタル酸化膜を備えたキャパシタ製造方法
KR20010005086A (ko) * 1999-06-30 2001-01-15 김영환 반도체 소자의 캐패시터 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04223366A (ja) 1990-12-25 1992-08-13 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2786071B2 (ja) 1993-02-17 1998-08-13 日本電気株式会社 半導体装置の製造方法
DE4419074C2 (de) * 1993-06-03 1998-07-02 Micron Semiconductor Inc Verfahren zum gleichmäßigen Dotieren von polykristallinem Silizium mit halbkugelförmiger Körnung
US5696014A (en) * 1994-03-11 1997-12-09 Micron Semiconductor, Inc. Method for increasing capacitance of an HSG rugged capacitor using a phosphine rich oxidation and subsequent wet etch
US6218260B1 (en) * 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
JPH1126712A (ja) 1997-06-30 1999-01-29 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにその製造装置
TW357430B (en) * 1997-12-22 1999-05-01 United Microelectronics Corp Manufacturing method of capacitors
JP3630551B2 (ja) * 1998-04-02 2005-03-16 株式会社東芝 半導体記憶装置及びその製造方法
US6037235A (en) * 1998-09-14 2000-03-14 Applied Materials, Inc. Hydrogen anneal for curing defects of silicon/nitride interfaces of semiconductor devices
US6103567A (en) * 1999-08-10 2000-08-15 Vanguard International Semiconductor Corp. Method of fabricating dielectric layer
US6562684B1 (en) * 2000-08-30 2003-05-13 Micron Technology, Inc. Methods of forming dielectric materials
KR20020043815A (ko) * 2000-12-04 2002-06-12 윤종용 반구형 그레인 커패시터의 제조방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0519296A (ja) * 1991-07-12 1993-01-29 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法及び絶縁膜形成装置
KR19990003054A (ko) * 1997-06-24 1999-01-15 김영환 반도체소자의 캐패시터 제조방법
KR19990069422A (ko) * 1998-02-09 1999-09-06 윤종용 디램 셀 캐패시터의 제조 방법
WO1999064645A1 (en) * 1998-06-12 1999-12-16 Applied Materials, Inc. A method and apparatus for the formation of dielectric layers
KR20000015401A (ko) * 1998-08-28 2000-03-15 윤종용 반구형 실리콘을 이용한 캐패시터의 제조 방법
JP2000150826A (ja) * 1998-11-16 2000-05-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2000200889A (ja) * 1999-01-05 2000-07-18 Samsung Electronics Co Ltd タンタル酸化膜を備えたキャパシタ製造方法
KR20010005086A (ko) * 1999-06-30 2001-01-15 김영환 반도체 소자의 캐패시터 제조방법

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Publication number Publication date
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