JPH04356945A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04356945A JPH04356945A JP13011391A JP13011391A JPH04356945A JP H04356945 A JPH04356945 A JP H04356945A JP 13011391 A JP13011391 A JP 13011391A JP 13011391 A JP13011391 A JP 13011391A JP H04356945 A JPH04356945 A JP H04356945A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置の
製造方法に関するものであり、より特定的には、その表
面が平坦な層間絶縁膜が得られるように改良された、半
導体装置の製造方法に関する。
製造方法に関するものであり、より特定的には、その表
面が平坦な層間絶縁膜が得られるように改良された、半
導体装置の製造方法に関する。
【０００２】
【従来の技術】図７は、従来の層間絶縁膜の製造方法の
順序の各工程における半導体装置の部分断面図である。
順序の各工程における半導体装置の部分断面図である。
【０００３】図７（ａ）を参照して、半導体基板２１の
上に、導電層のパターン２を形成する。導電層のパター
ン２を覆うように、半導体基板２１の上にシリコン酸化
膜３を形成する。シリコン酸化膜３の膜厚は、約０．２
μｍである。シリコン酸化膜３は、シラン（ＳｉＨ４
）と酸化窒素（Ｎ２ Ｏ）ガスを用いて、約３００℃、
数１００ミリＴｏｒｒの圧力下で、プラズマ化学気相成
長法（ＣＶＤ法）によって形成される（以下、この酸化
膜をプラズマ酸化膜３と称する）。
上に、導電層のパターン２を形成する。導電層のパター
ン２を覆うように、半導体基板２１の上にシリコン酸化
膜３を形成する。シリコン酸化膜３の膜厚は、約０．２
μｍである。シリコン酸化膜３は、シラン（ＳｉＨ４
）と酸化窒素（Ｎ２ Ｏ）ガスを用いて、約３００℃、
数１００ミリＴｏｒｒの圧力下で、プラズマ化学気相成
長法（ＣＶＤ法）によって形成される（以下、この酸化
膜をプラズマ酸化膜３と称する）。
【０００４】図７（ｂ）を参照して、プラズマ酸化膜３
の上に、第二のシリコン酸化膜４を常圧ＣＶＤ法によっ
て形成する。第二のシリコン酸化膜４は、シリコンアル
コキシドの一種であるテトラエトキシシラン（ＴＥＯＳ
）とオゾンとを常圧で反応させ、得られた反応物を半導
体基板２１の上に堆積することによって得られる。第二
のシリコン酸化膜４の膜厚は、約０．８μｍである。 以下、この第二のシリコン酸化膜４を、ＡＰ−ＴＥＯＳ
膜４という。このようにして形成された層間絶縁膜（プ
ラズマ酸化膜３＋ＡＰ−ＴＥＯＳ膜４）の上に、第二の
導電体パターン（図示せず）が形成され、半導体装置が
製造される。
の上に、第二のシリコン酸化膜４を常圧ＣＶＤ法によっ
て形成する。第二のシリコン酸化膜４は、シリコンアル
コキシドの一種であるテトラエトキシシラン（ＴＥＯＳ
）とオゾンとを常圧で反応させ、得られた反応物を半導
体基板２１の上に堆積することによって得られる。第二
のシリコン酸化膜４の膜厚は、約０．８μｍである。 以下、この第二のシリコン酸化膜４を、ＡＰ−ＴＥＯＳ
膜４という。このようにして形成された層間絶縁膜（プ
ラズマ酸化膜３＋ＡＰ−ＴＥＯＳ膜４）の上に、第二の
導電体パターン（図示せず）が形成され、半導体装置が
製造される。
【０００５】
【発明が解決しようとする課題】従来の層間絶縁膜の形
成方法は以上のように構成されており、導電層のパター
ン２とパターン２の間の部分で、段差５が生じるという
問題点があった。近年、半導体装置の大容量化、高集積
化に伴い、半導体装置は、配線層と層間絶縁膜を繰り返
し積層していく多層配線構造となっている。このような
傾向に伴い、段差５は急峻となり、上層配線パターンの
パターニングが困難となる、という問題点があった。ま
た、段差５の部分で、配線が断線するという問題点もあ
った。
成方法は以上のように構成されており、導電層のパター
ン２とパターン２の間の部分で、段差５が生じるという
問題点があった。近年、半導体装置の大容量化、高集積
化に伴い、半導体装置は、配線層と層間絶縁膜を繰り返
し積層していく多層配線構造となっている。このような
傾向に伴い、段差５は急峻となり、上層配線パターンの
パターニングが困難となる、という問題点があった。ま
た、段差５の部分で、配線が断線するという問題点もあ
った。
【０００６】この発明は、上記のような問題点を解決す
るためになされたもので、平坦な層間絶縁膜が得られる
ように改良された、半導体装置の製造方法を提供するこ
とを目的とする。
るためになされたもので、平坦な層間絶縁膜が得られる
ように改良された、半導体装置の製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】この発明においては、ま
ず、半導体基板の上に導電層のパターンを形成する。上
記導電層のパターンの頂に、後にその上に形成される層
間絶縁膜の成長速度を抑える膜形成抑制層を形成する。 膜形成抑制層が頂に形成された上記導電層パターンを覆
うように、上記半導体基板の上に、シリコンアルコキシ
ドとオゾンを含む反応ガスを用いて、常圧化学気相成長
法（以下、常圧ＣＶＤ法という）により層間絶縁膜を形
成する。
ず、半導体基板の上に導電層のパターンを形成する。上
記導電層のパターンの頂に、後にその上に形成される層
間絶縁膜の成長速度を抑える膜形成抑制層を形成する。 膜形成抑制層が頂に形成された上記導電層パターンを覆
うように、上記半導体基板の上に、シリコンアルコキシ
ドとオゾンを含む反応ガスを用いて、常圧化学気相成長
法（以下、常圧ＣＶＤ法という）により層間絶縁膜を形
成する。
【０００８】
【作用】この発明によれば、層間絶縁膜の形成に先立ち
、導電層のパターンの頂に、後にその上に形成される層
間絶縁膜の成長速度を抑える膜形成抑制層を形成する。 その後、膜形成抑制層が頂に形成された上記導電層パタ
ーンを覆うように、上記半導体基板の上に、シリコンア
ルコキシドとオゾンを含む反応ガスを用いて、常圧ＣＶ
Ｄ法により層間絶縁膜を形成する。
、導電層のパターンの頂に、後にその上に形成される層
間絶縁膜の成長速度を抑える膜形成抑制層を形成する。 その後、膜形成抑制層が頂に形成された上記導電層パタ
ーンを覆うように、上記半導体基板の上に、シリコンア
ルコキシドとオゾンを含む反応ガスを用いて、常圧ＣＶ
Ｄ法により層間絶縁膜を形成する。
【０００９】上述の膜形成抑制層は、その上に形成され
る層間絶縁膜の成長を抑制するように働く。したがって
、導電層のパターンとパターンとの間の凹部分では層間
絶縁膜は通常の速度で形成されるが、一方、導電層パタ
ーンの上（凸部）では、膜形成抑制層の影響により、そ
の形成速度が遅くなる。したがって、成長した層間絶縁
膜の表面は平坦となる。
る層間絶縁膜の成長を抑制するように働く。したがって
、導電層のパターンとパターンとの間の凹部分では層間
絶縁膜は通常の速度で形成されるが、一方、導電層パタ
ーンの上（凸部）では、膜形成抑制層の影響により、そ
の形成速度が遅くなる。したがって、成長した層間絶縁
膜の表面は平坦となる。
【００１０】
【実施例】本発明の一実施例を説明する前に、本発明が
適用された半導体装置の一具体例について説明する。
適用された半導体装置の一具体例について説明する。
【００１１】図１は、本発明が適用される代表的なダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）装置の概
略的な断面図である。図１（ａ）はＤＲＡＭの周辺回路
の一部を示しており、図１（ｂ）はメモリセル領域の一
部を示している。これらの図を参照して、半導体基板２
１の表面に、分離絶縁体領域２２が形成されている。分
離絶縁体領域２２に囲まれた部分には、電界効果トラン
ジスタのソース／ドレインなどの不純物拡散領域２３が
形成されている。半導体基板２１の表面上には、ゲート
絶縁膜２５を介して、ポリシリコンのワード線２４が設
けられる。これらのワード線２４は、ＳｉＨ４ を用い
た減圧ＣＶＤ法で形成される。ワード線２４は、その上
に形成される第一の層間絶縁膜２６と、その側壁に形成
される側壁絶縁膜２６ａによって覆われている。これら
の絶縁膜（２６，２６ａ）は、ＳｉＨ４ とＮ２ Ｏを
用いて、８００〜９００℃の高温で、減圧ＣＶＤ法によ
って形成される。以下、この減圧ＣＶＤ法により形成さ
れた絶縁膜をＨＴＯと略する。
ナミックランダムアクセスメモリ（ＤＲＡＭ）装置の概
略的な断面図である。図１（ａ）はＤＲＡＭの周辺回路
の一部を示しており、図１（ｂ）はメモリセル領域の一
部を示している。これらの図を参照して、半導体基板２
１の表面に、分離絶縁体領域２２が形成されている。分
離絶縁体領域２２に囲まれた部分には、電界効果トラン
ジスタのソース／ドレインなどの不純物拡散領域２３が
形成されている。半導体基板２１の表面上には、ゲート
絶縁膜２５を介して、ポリシリコンのワード線２４が設
けられる。これらのワード線２４は、ＳｉＨ４ を用い
た減圧ＣＶＤ法で形成される。ワード線２４は、その上
に形成される第一の層間絶縁膜２６と、その側壁に形成
される側壁絶縁膜２６ａによって覆われている。これら
の絶縁膜（２６，２６ａ）は、ＳｉＨ４ とＮ２ Ｏを
用いて、８００〜９００℃の高温で、減圧ＣＶＤ法によ
って形成される。以下、この減圧ＣＶＤ法により形成さ
れた絶縁膜をＨＴＯと略する。
【００１２】ポリシリコンのキャパシタ下電極２７は、
不純物拡散領域２３に接続されるように設けられる。キ
ャパシタ下電極２７は、キャパシタ誘電体膜２８によっ
て覆われ、キャパシタ誘電体膜２８はキャパシタ上電極
２９によって覆われている。ポリシリコンのキャパシタ
上電極２９は、第二の層間絶縁膜３０によって覆われて
いる。なお、ポリシリコンのキャパシタ電極（２７，２
９）を減圧ＣＶＤ法で形成するとき、リンをドープする
ために、ＰＨ３ ガスを添加してもよい。
不純物拡散領域２３に接続されるように設けられる。キ
ャパシタ下電極２７は、キャパシタ誘電体膜２８によっ
て覆われ、キャパシタ誘電体膜２８はキャパシタ上電極
２９によって覆われている。ポリシリコンのキャパシタ
上電極２９は、第二の層間絶縁膜３０によって覆われて
いる。なお、ポリシリコンのキャパシタ電極（２７，２
９）を減圧ＣＶＤ法で形成するとき、リンをドープする
ために、ＰＨ３ ガスを添加してもよい。
【００１３】第二の層間絶縁膜３０上に形成されたビッ
ト線３２は、コンタクトホール３１を介して、不純物拡
散領域２３に接続される。ビット線３２は、減圧ＣＶＤ
法またはスパッタリング法によって、タングステンとシ
リコンの合金として形成される。ビット線３２は、第三
の層間絶縁膜３３で覆われる。
ト線３２は、コンタクトホール３１を介して、不純物拡
散領域２３に接続される。ビット線３２は、減圧ＣＶＤ
法またはスパッタリング法によって、タングステンとシ
リコンの合金として形成される。ビット線３２は、第三
の層間絶縁膜３３で覆われる。
【００１４】第三の層間絶縁膜３３上には、第一層のア
ルミニウム合金配線３４が、バリアメタル３４ａを介し
て形成されている。第一層のアルミニウム合金配線３４
は、コンタクトホール３８を介して不純物拡散領域２３
の一つに接続される。ＴｉＮやＴｉＷなどのバリアメタ
ル３４ａはスパッタリングによって形成される。第一層
の配線３４は、シリコンまたは銅を含有するアルミニウ
ム合金を、スパッタリングすることによって形成される
。第一層のアルミニウム合金配線３４は、第四の層間絶
縁膜３５によって覆われている。
ルミニウム合金配線３４が、バリアメタル３４ａを介し
て形成されている。第一層のアルミニウム合金配線３４
は、コンタクトホール３８を介して不純物拡散領域２３
の一つに接続される。ＴｉＮやＴｉＷなどのバリアメタ
ル３４ａはスパッタリングによって形成される。第一層
の配線３４は、シリコンまたは銅を含有するアルミニウ
ム合金を、スパッタリングすることによって形成される
。第一層のアルミニウム合金配線３４は、第四の層間絶
縁膜３５によって覆われている。
【００１５】第四の層間絶縁膜３５上には、さらに、第
二層のアルミニウム合金配線３６が、バリアメタル３６
ａを介して形成されている。第二層のアルミニウム合金
配線３６は、コンタクトホール３９を介して、第一層ア
ルミニウム合金配線３４に接続される。第二層のアルミ
ニウム合金配線３６は、シリコン窒化物のパッシベーシ
ョン膜３７によって覆われている。パッシベーション膜
３７は、ＳｉＨ４ とＮＨ３ を用いた減圧ＣＶＤ法に
よって形成される。
二層のアルミニウム合金配線３６が、バリアメタル３６
ａを介して形成されている。第二層のアルミニウム合金
配線３６は、コンタクトホール３９を介して、第一層ア
ルミニウム合金配線３４に接続される。第二層のアルミ
ニウム合金配線３６は、シリコン窒化物のパッシベーシ
ョン膜３７によって覆われている。パッシベーション膜
３７は、ＳｉＨ４ とＮＨ３ を用いた減圧ＣＶＤ法に
よって形成される。
【００１６】本発明は、第二の層間絶縁膜３０の表面を
平坦に形成するために、また、第三および第四の層間絶
縁膜３３，３５の表面を平坦に形成するために、適用さ
れる。
平坦に形成するために、また、第三および第四の層間絶
縁膜３３，３５の表面を平坦に形成するために、適用さ
れる。
【００１７】実施例１
図２は、図１に示される第二の層間絶縁膜３０の形成工
程を示した断面図である。
程を示した断面図である。
【００１８】図２（ａ）を参照して、半導体基板２１上
に、キャパシタ上電極２９を形成する。キャパシタ上電
極２９を覆うように、熱酸化膜１１を形成する。熱酸化
膜１１は、次の工程で、その上に形成される層間絶縁膜
の成長速度を抑制するためのものである。
に、キャパシタ上電極２９を形成する。キャパシタ上電
極２９を覆うように、熱酸化膜１１を形成する。熱酸化
膜１１は、次の工程で、その上に形成される層間絶縁膜
の成長速度を抑制するためのものである。
【００１９】図２（ｂ）を参照して、熱酸化膜１１をキ
ャパシタ上電極２９の頂のみに残すように、パターニン
グする。
ャパシタ上電極２９の頂のみに残すように、パターニン
グする。
【００２０】図２（ｃ）を参照して、熱酸化膜１１が頂
に形成された導電層パターン２９を覆うように、半導体
基板２１の上に、シリコンアルコキシド（たとえばＴＥ
ＯＳ）とオゾンを含む反応ガスを用いて、常圧ＣＶＤ法
により層間絶縁膜３０を形成する。
に形成された導電層パターン２９を覆うように、半導体
基板２１の上に、シリコンアルコキシド（たとえばＴＥ
ＯＳ）とオゾンを含む反応ガスを用いて、常圧ＣＶＤ法
により層間絶縁膜３０を形成する。
【００２１】このとき、後述するように、熱酸化膜１１
の上では、ＡＰ−ＴＥＯＳ膜の成長速度が、半導体基板
２１の上よりも遅い。それゆえに、ＡＰ−ＴＥＯＳ膜形
成時の温度およびオゾン濃度を適当に設定することによ
り、表面が平坦な層間絶縁膜３０が得られる。
の上では、ＡＰ−ＴＥＯＳ膜の成長速度が、半導体基板
２１の上よりも遅い。それゆえに、ＡＰ−ＴＥＯＳ膜形
成時の温度およびオゾン濃度を適当に設定することによ
り、表面が平坦な層間絶縁膜３０が得られる。
【００２２】図３は、シリコン基板または熱酸化膜（ｔ
ｈ−ＳｉＯ）上に、ＡＰ−ＴＥＯＳ膜を堆積したときの
、堆積時間とＡＰ−ＴＥＯＳ膜の膜厚の関係を示すグラ
フである。熱酸化膜は、酸素雰囲気下で、シリコンの基
板温度を８００〜１０００℃に保つことにより形成され
る。図３のグラフより、ＡＰ−ＴＥＯＳ膜の成長速度は
、シリコン基板上よりも、熱酸化膜上の方が小さいこと
がわかる。
ｈ−ＳｉＯ）上に、ＡＰ−ＴＥＯＳ膜を堆積したときの
、堆積時間とＡＰ−ＴＥＯＳ膜の膜厚の関係を示すグラ
フである。熱酸化膜は、酸素雰囲気下で、シリコンの基
板温度を８００〜１０００℃に保つことにより形成され
る。図３のグラフより、ＡＰ−ＴＥＯＳ膜の成長速度は
、シリコン基板上よりも、熱酸化膜上の方が小さいこと
がわかる。
【００２３】図４は、シリコン基板上でのＡＰ−ＴＥＯ
Ｓ膜の成長速度と熱酸化膜上での成長速度の比を、堆積
温度との関係においてプロットした図である。図５は、
シリコン基板上でのＡＰ−ＴＥＯＳ膜の成長速度と熱酸
化膜上での成長速度との比を、オゾン濃度との関係にお
いてプロットしたグラフである。これらの図を参照して
、温度またはオゾン濃度が増加するに従い、シリコン基
板上での成長速度に対する熱酸化膜上での成長速度の割
合は減少している。すなわち、温度あるいはオゾン濃度
が増加するに従い、熱酸化膜上でのＡＰ−ＴＥＯＳ膜の
成長速度が、シリコン基板上での成長速度よりも小さく
なり、成長速度の差が大きくなることがわかる。
Ｓ膜の成長速度と熱酸化膜上での成長速度の比を、堆積
温度との関係においてプロットした図である。図５は、
シリコン基板上でのＡＰ−ＴＥＯＳ膜の成長速度と熱酸
化膜上での成長速度との比を、オゾン濃度との関係にお
いてプロットしたグラフである。これらの図を参照して
、温度またはオゾン濃度が増加するに従い、シリコン基
板上での成長速度に対する熱酸化膜上での成長速度の割
合は減少している。すなわち、温度あるいはオゾン濃度
が増加するに従い、熱酸化膜上でのＡＰ−ＴＥＯＳ膜の
成長速度が、シリコン基板上での成長速度よりも小さく
なり、成長速度の差が大きくなることがわかる。
【００２４】以上述べた条件を正しく選ぶことによって
、図２（ｃ）に戻って、層間絶縁膜３０の表面は平坦に
することができる。一例を挙げると、キャパシタ上電極
２９を０．２μｍの厚さとし、熱酸化膜１１の厚さを０
．０５μｍの厚さとし、シリコン基板上に対する熱酸化
膜上でのＡＰ−ＴＥＯＳ膜の成長速度を７５％とし、シ
リコン基板上でのＡＰ−ＴＥＯＳ膜の成長速度が０．１
μｍ／ｍｉｎの場合、１０分の堆積時間で、ＡＰ−ＴＥ
ＯＳ膜を１μｍ形成すれば、平坦な表面形状が得られる
。なお、ＡＰ−ＴＥＯＳ膜を形成した後、必要に応じて
、ドライエッチング等によりエッチバックすることによ
り、層間絶縁膜は所望の膜厚に調整される。
、図２（ｃ）に戻って、層間絶縁膜３０の表面は平坦に
することができる。一例を挙げると、キャパシタ上電極
２９を０．２μｍの厚さとし、熱酸化膜１１の厚さを０
．０５μｍの厚さとし、シリコン基板上に対する熱酸化
膜上でのＡＰ−ＴＥＯＳ膜の成長速度を７５％とし、シ
リコン基板上でのＡＰ−ＴＥＯＳ膜の成長速度が０．１
μｍ／ｍｉｎの場合、１０分の堆積時間で、ＡＰ−ＴＥ
ＯＳ膜を１μｍ形成すれば、平坦な表面形状が得られる
。なお、ＡＰ−ＴＥＯＳ膜を形成した後、必要に応じて
、ドライエッチング等によりエッチバックすることによ
り、層間絶縁膜は所望の膜厚に調整される。
【００２５】実施例２
本発明を応用すると、図１に示された第三および第四の
層間絶縁膜の表面も平坦なものとすることができる。図
３、図４および図５は、シリコン基板上に対する、熱酸
化膜上でのＡＰ−ＴＥＯＳ膜の成長速度の特性を示して
いるが、ＢＰＳＧ膜やＨＴＯ膜などの絶縁膜上に対する
、ＳＯＧ膜上での、ならびにＴＥＯＳ−プラズマＣＶＤ
酸化膜上でのＡＰ−ＴＥＯＳ膜の成長速度の割合も約６
０％程度まで減少する。ＴＥＯＳ−プラズマＣＶＤ膜は
、ＴＥＯＳとＯ２ ガスが３７０−４２０℃の温度にお
いて、数Ｔｏｒｒの圧力下で、プラズマエネルギーの助
けによって、反応し、形成される。
層間絶縁膜の表面も平坦なものとすることができる。図
３、図４および図５は、シリコン基板上に対する、熱酸
化膜上でのＡＰ−ＴＥＯＳ膜の成長速度の特性を示して
いるが、ＢＰＳＧ膜やＨＴＯ膜などの絶縁膜上に対する
、ＳＯＧ膜上での、ならびにＴＥＯＳ−プラズマＣＶＤ
酸化膜上でのＡＰ−ＴＥＯＳ膜の成長速度の割合も約６
０％程度まで減少する。ＴＥＯＳ−プラズマＣＶＤ膜は
、ＴＥＯＳとＯ２ ガスが３７０−４２０℃の温度にお
いて、数Ｔｏｒｒの圧力下で、プラズマエネルギーの助
けによって、反応し、形成される。
【００２６】図６は、図１に示された第三および第四の
層間絶縁膜の形成に、本発明を適用した場合の工程図で
ある。図６（ａ）を参照して、層間絶縁膜１０１上に、
ビット線あるいはアルミニウム合金配線１０２を形成す
る。図６（ｂ）を参照して、層間絶縁膜１０１および配
線１０２を覆うように、ＳＯＧ膜またはＴＥＯＳ−プラ
ズマＣＶＤ膜１０３を形成し、このＴＥＯＳ−プラズマ
ＣＶＤ膜１０３を配線１０２の頂に残すようにパターニ
ングする。
層間絶縁膜の形成に、本発明を適用した場合の工程図で
ある。図６（ａ）を参照して、層間絶縁膜１０１上に、
ビット線あるいはアルミニウム合金配線１０２を形成す
る。図６（ｂ）を参照して、層間絶縁膜１０１および配
線１０２を覆うように、ＳＯＧ膜またはＴＥＯＳ−プラ
ズマＣＶＤ膜１０３を形成し、このＴＥＯＳ−プラズマ
ＣＶＤ膜１０３を配線１０２の頂に残すようにパターニ
ングする。
【００２７】図６（ｃ）を参照して、層間絶縁膜１０１
と、形成抑制層であるＴＥＯＳ−プラズマＣＶＤ膜１０
３が形成された配線１０２を覆うように、ＡＰ−ＴＥＯ
Ｓ膜を形成する。このとき、層間絶縁膜１０１上よりも
、ＳＯＧ膜やＴＥＯＳ−プラズマＣＶＤ膜１０３上の方
が、ＡＰ−ＴＥＯＳ膜の成長速度が遅いことから、ＡＰ
−ＴＥＯＳ膜形成時の温度およびオゾン濃度を適当に設
定することにより、表面の平滑な層間絶縁膜１０４が得
られる。
と、形成抑制層であるＴＥＯＳ−プラズマＣＶＤ膜１０
３が形成された配線１０２を覆うように、ＡＰ−ＴＥＯ
Ｓ膜を形成する。このとき、層間絶縁膜１０１上よりも
、ＳＯＧ膜やＴＥＯＳ−プラズマＣＶＤ膜１０３上の方
が、ＡＰ−ＴＥＯＳ膜の成長速度が遅いことから、ＡＰ
−ＴＥＯＳ膜形成時の温度およびオゾン濃度を適当に設
定することにより、表面の平滑な層間絶縁膜１０４が得
られる。
【００２８】
【発明の効果】以上説明したとおり、この発明によれば
、層間絶縁膜の形成に先立ち、導電層のパターンの頂に
、上記層間絶縁膜の成長速度を抑える膜形成抑制層を設
けるので、凸部において層間絶縁膜の形成が抑制され、
一方、凹部においては、通常の速度で層間絶縁膜が形成
される。その結果、その表面が平坦な層間絶縁膜が得ら
れる。
、層間絶縁膜の形成に先立ち、導電層のパターンの頂に
、上記層間絶縁膜の成長速度を抑える膜形成抑制層を設
けるので、凸部において層間絶縁膜の形成が抑制され、
一方、凹部においては、通常の速度で層間絶縁膜が形成
される。その結果、その表面が平坦な層間絶縁膜が得ら
れる。
【図１】本発明が適用されたダイナミックランダムアク
セスメモリの断面図である。
セスメモリの断面図である。
【図２】本発明の一実施例を示す工程図である。
【図３】シリコン基板または熱酸化膜上に、ＡＰ−ＴＥ
ＯＳ膜を堆積したときの、堆積時間とＡＰ−ＴＥＯＳ膜
の膜厚の関係を示すグラフである。
ＯＳ膜を堆積したときの、堆積時間とＡＰ−ＴＥＯＳ膜
の膜厚の関係を示すグラフである。
【図４】シリコン基板上でのＡＰ−ＴＥＯＳ膜の成長速
度と熱酸化膜上でのＡＰ−ＴＥＯＳ膜の成長速度との比
を、堆積温度との関係において、プロットしたグラフで
ある。
度と熱酸化膜上でのＡＰ−ＴＥＯＳ膜の成長速度との比
を、堆積温度との関係において、プロットしたグラフで
ある。
【図５】シリコン基板上でのＡＰ−ＴＥＯＳ膜の成長速
度と熱酸化膜上でのＡＰ−ＴＥＯＳ膜の成長速度との比
を、オゾン濃度との関係においてプロットしたグラフで
ある。
度と熱酸化膜上でのＡＰ−ＴＥＯＳ膜の成長速度との比
を、オゾン濃度との関係においてプロットしたグラフで
ある。
【図６】本発明の他の実施例の工程を示す断面図である
。
。
【図７】従来の層間絶縁膜の形成方法を示す断面図であ
る。
る。
【符号の説明】
１１ 熱酸化膜
２１ 半導体基板
２９ キャパシタ上電極
３０ 層間絶縁膜
Claims (1)
- 【請求項１】 半導体基板の上に導電層のパターンを
形成する工程と、前記導電層パターンを覆うように、前
記半導体基板の上に、シリコンアルコキシドとオゾンを
含む反応ガスを用いて、常圧化学気相成長法により層間
絶縁膜を形成する工程と、を備えた半導体装置の製造方
法において、前記層間絶縁膜の形成に先立ち、前記導電
層のパターンの頂に、該導電層パターンの上に形成され
る前記層間絶縁膜の成長速度を抑える膜形成抑制層を設
けることを特徴とする、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13011391A JPH04356945A (ja) | 1991-06-01 | 1991-06-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13011391A JPH04356945A (ja) | 1991-06-01 | 1991-06-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04356945A true JPH04356945A (ja) | 1992-12-10 |
Family
ID=15026265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13011391A Pending JPH04356945A (ja) | 1991-06-01 | 1991-06-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04356945A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05234996A (ja) * | 1992-02-24 | 1993-09-10 | Nec Corp | 多層配線の形成方法 |
| JPH0837187A (ja) * | 1994-05-19 | 1996-02-06 | Sanyo Electric Co Ltd | 半導体装置及び半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165035A (ja) * | 1989-11-24 | 1991-07-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0453233A (ja) * | 1990-06-21 | 1992-02-20 | Kawasaki Steel Corp | 半導体装置の製造方法 |
-
1991
- 1991-06-01 JP JP13011391A patent/JPH04356945A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165035A (ja) * | 1989-11-24 | 1991-07-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0453233A (ja) * | 1990-06-21 | 1992-02-20 | Kawasaki Steel Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05234996A (ja) * | 1992-02-24 | 1993-09-10 | Nec Corp | 多層配線の形成方法 |
| JPH0837187A (ja) * | 1994-05-19 | 1996-02-06 | Sanyo Electric Co Ltd | 半導体装置及び半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980224 |