JPH03165035A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は層間絶縁膜の形成方法を改良した半導体装置の
製造方法に関する。

（従来の技術） 近年、半導体集積回路は高集積化が進むにつれ、多相配
線を採用する事が不可欠となっている。

しかし、多層配線を用いる事によって上層になるに従っ
てますます表面の凹凸が激しくなり層間絶縁膜のカバレ
ッジが著しく劣化する。これによりこの表面の凹凸に起
因して配線が段切れしたり、或いはそこまでいかなくと
も配線が段差部で薄くなって配線抵抗が増加する。その
為、多層配線を行うにはウェハー表面の平坦化が必須で
あり、現在迄の平坦化方法として、シラノール樹脂をウ
ェハー表面に塗布した後これを加熱乾燥させてＳ　ｉｏ
　２膜を得る樹脂塗布法や、表面が平坦になるまで厚い
Ｓ　ｉ　Ｏ２膜を堆積した後これを所望の厚みまでエツ
チングするエッチバック法、さらにはバイアススパッタ
法等が用いられてきた。しかしながら、樹脂塗布法やバ
イアスス、＜ツタ法等で形成した層間絶縁膜は熱酸化膜
やＣＶＤ膜等と比べてきめが粗く上下層の配線間でリー
ク電流が発生し好ましくない。また、エッチバック法は
膜の堆積とエツチングという２つの工程が必要であるた
め製造方法が煩雑である。

（発明が解決しようとする課題） 従来の半導体装置の製造方法では、表面が平坦でしかも
層間でのリーク電流が発生しにくい良質な層間絶縁膜を
容易に形成する事ができなかった。

本発明は上記問題点に鑑みなされたもので、表面が平坦
でしかも良質な層間絶縁膜を容易に形成できる半導体装
置の製造方法を提供する事を目的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明は半導体層或いは絶
縁層表面に、表面にモリブデンが形成された第１の配線
或いは電極を形成する工程と、この第１の配線或いは電
極を含む全面にその表面が平坦になるまで気相成長法に
て絶縁膜を堆積する工程と、この絶縁膜の表面に第２の
配線或（は電極を形成する工程とを具備する事を特徴と
する半導体装置の製造方法を提供するものである。

（作　　用） 本発明者らが行った実験によれば、気相成長法を用いて
半導体基板表面に絶縁膜を形成する際の堆積速度と、表
面にモリブデンが形成された配線上に同様にして絶縁膜
を形成する際の堆積速度とを比較したところ、モリブデ
ンを被着した配線上に形成する方が遅い事が判明した。

従って基板から突出した配線上に形成する絶縁膜の厚み
を基板上のそれよりも薄くできるため、結果として得ら
れる層間絶縁膜表面を平坦にできる。また通常の気相成
長法で膜堆積するだけで良いので、エッチバックの様に
工程を煩雑にする事もない。しかもこの膜は気相成長法
（以下ＣＶＤと呼ぶ）にて形成したものなので樹脂塗布
法等により形成した膜に比べてち密で膜質が良い。

ここでモリブデンの膜厚は、ｓｏＡ〜１０００λである
事が良く、特に１００λ〜５００λである事が好ましい
。下限の理由は、これより薄くなるとモリブデン上に形
成する絶縁膜の堆積速度が基板上に形成するものと変わ
らなくなるため、効果的に平坦化ができないからである
。上限の理由は、これより厚くなるとモリブデンが下地
の配線材料から剥れる危険性が大きくなるからである。

（実施例） 本発明の詳細を実施例によって説明する。

第１図は本発明の第１の実施例に係る半導体装置の製造
方法を示すものである。

先ず、半導体基板例えば８Ω・（２）のＰ型シリコン基
板（１）表面に例えばＡｓイオンを加速電圧５０ＫｅＶ
、　　ドーズ量Ｉ、８×１０１５ＣＩ１１−２にて注入
した後、９５０℃３０分の条件にて活性化のための熱処
理を行ってｎ型層（２）を形成する。この層は拡散法に
よって形成しても良い。またこの層は基板に形成した素
子の一部として使用される様になっている。この後、配
線材料として例えばＡｌ　−Ｓ　ｉ　（ＡＲを主とする
もので、５％のＳｉを含有させた合金）膜（３）を例え
ばスパッタ法で約４ｏｏｏＸ厚堆積し、さらにこの上に
Ｍｏ膜（４）を例えば蒸着法で１ｏｏＸ堆積する（第１
図（ａ））。

次に、Ｍｏ膜（４）上にレジストを塗布し、これをバタ
ーニングしてマスク（図示しない）を形成する。その後
このマスク上からエツチング剤例えばＣＣ１４ガスを用
いて異方性エツチングを行い、Ｍｏ膜（４）及びＡｌ−
５ｉ膜（３）を所望の配線形状に加工する。この配線は
例えば素子の取り出し電極配線として働く　（第１図（
ｂ））。

その後、基板を含むウェハ全面に常圧ＣＶＤによりＳ　
ｉＯ２膜（５）を基板表面から約１５００ＯＡ堆積し、
Ｓ　１０２膜（５）の表面を平坦にする（第１図（Ｃ）
）。

この平坦化工程について第２図で具体的に説明する。第
２図の横軸はシリコン基板上にＣＶＤ−８ｉＯ２膜を形
成した際のその膜厚、また縦軸はＭｏ上にＣＶ　Ｄ　　
Ｓ　ｉＯ２膜を形成した際のその膜厚を夫々示す。ここ
で直線Ａは同一時間堆積した場合の夫々の村上に形成し
たＳｉＯ２膜の厚さをプロットしたものである。本実施
例では配線厚は全体で４１００Ｘであるので、基板表面
からのＳ　ｓ　Ｏ２膜厚を１５００ＯＡにすれば、Ｍｏ
上でのＳｉＯ２膜厚を１０９０ＯＡ（ＡＮ−Ｓｉ。

Ｍ　ｏ　、　　Ｓ　ｉｏ　２の積層膜で計１５００ＯＡ
になる）にする事ができる（Ｂ点）。これによりＳ　１
０２膜（６）表面は平坦になる。

この平坦化工程の後、Ｓ　ｉＯ２膜（５）上に例えばＡ
ｐ−Ｓｉの第２層配線或いは電極（６）を形成し、半導
体装置が完成する（第１図（ｄ））。

以上の方法で形成する事により、従来から使用されてい
るＣＶＤ技術をそのまま使い、しかも絶縁膜形成工程は
煩雑になる事なくこの膜を平坦化して形成できる。しか
もこの膜はＣＶＤ膜であるので絶縁耐圧も樹脂塗布法や
バイアススパッタ膜等と比べ高いので第１層と２層配線
間でのリーク電流が極めて少ない優れた半導体装置を提
供できる。

次に、本発明の第２の実施例に係る半導体装置の断面図
を第３図に示す。以下の実施例では、第１の実施例と同
一箇所は同一番号を附し、その説明を省略する。

この実施例が先の実施例と異なる点は、第１層配線を基
板表面に形成したＳ　ｉＯ２の絶縁層（３０）を介して
この上に形成した事にある。我々の行った実験によれば
、Ｓ　Ｉ　Ｏ２膜上にＣＶＤ−８ｉＯ２膜を形成する場
合の堆積速度は、シリコン基板上に形成する場合とほぼ
同じであった。

この結果から、本実施例の様な多層配線も先の実施例と
全く同様に形成する事ができる。この実施例も、先の実
施例と全く同じ効果を奏する事ができる。

さらに、本発明の第３の実施例に係るＬＤＤ構造のＦＥ
Ｔの製造方法を第４図に示す。

先ず、半絶縁性ＧａＡｓ基板（４０）表面にｎ型動作層
（４１）（例えばイオン注入法で形成）を形成し、この
表面にこれとショットキー接合をなす窒化タングステン
のゲート電極（４４）を例えばスパッタリングとエツチ
ングにより形成する。

このゲート電極（４４）上から例えばＳｉイオンを加速
電圧５０ＫｅＶ、　　ドーズ量１　ｘ　１０１３ｃｍ＋
−２の条件にて注入する。さらにこのゲート電極（４４
）の側壁にＳｉＯ□膜を残置し、この膜とゲート電極上
から再び例えばＳｉイオンを加速電圧１００ＫｅＶ、　
　ドーズ量５×１０１３ＣＩ＋−２の条件にて注入する
。この後、不純物活性化のための熱処理をＡ　ｓ　Ｈｓ
雰囲気中で例えば８２０℃で、２０分間行う。以上によ
り、ｎ型動作層（４１）の両側にｎ＋型のソース・ドレ
イン領域（４３）、（４３□）並びにこれらの領域と動
■ 作層（４）間にｎ型中間濃度層（４２、）　。

（４２２）（不純物濃度がソース・ドレイン領域と動作
層の間に設定されている）を形成する。この後、全面に
３０００Ｘ厚のＳｉＯ膜（５□）を形成する。（第４図
（ａ））。

次いで、全面にレジストを塗布し、これをパタニングし
てマスク（４６）を形成する。さらに、このマスク上か
ら異方性エツチングを行ってＳｉＯ膜（５、）を削る（
第４図（ｂ））。

その後、フッ化アンモニウム溶液で等方性エツチングを
行い、さらに蒸着法によってＡｕＧｅ合金膜（３）及び
Ｍｏ膜（４）を順次積層形成する（第４図（Ｃ））。

この後、マスク（４６）並びにＳ　ｉＯ２膜（５１）を
エツチングによって選択除去する事により、ソース・ド
レイン領域（４３、）。

（４３゜）上にソース・ドレイン電極を夫々形成する。

この様にしてリフトオフ法によって形成したソース・ド
レイン電極の表面にＭｏ膜（４２）を形成しておく。こ
の後第１の実施例と全く同様にしてＳｉＯの層間絶縁膜
（５゜）をＣＶＤにて形成する。これによって得られた
層間絶縁膜（５□）の表面の段差は極めて緩和される。

この後、ソース電極上に開孔を設け、ここに例えば下か
らＴ　ｉ　／　Ｐ　ｔ　／　Ａ　ｕの三層構造の配線（
６）を形成する（第４図（ｄ））。

以上の工程により、ソース・ドレイン電極上に平坦な層
間絶縁膜（５□）を形成すると共に段切れ等の起こりに
くい配線（６）を形成する事ができる。各層の膜厚は図
面に示した。この際、ゲート電極（４４）がこの程度の
薄さ（１０００Ｘ）なら平坦化に何ら支障はないが、所
望に応じてこの上にもＭｏを被着しても良い。

本発明は上述した実施例に限定されるものではなく以下
の様にしても良い。

■　半導体基板材料は、シリコンや、Ｇｅ、等のｍ−ｖ
族生導体或いはＧａＡｓ、ＩｎＰ、その他の化合物半導
体であっても良い。また半導体基板はインゴットから切
り出した半導体のウェハーである必要はなく、このウェ
ハー上に絶縁膜を介して半導体層を形成した様なＳｏ１
基板でも良い。

■　モリブデンの下地となる配線材料は、Ｍ。

と密着性の良いもの例えばＡ　ｕ　＋　Ａ　ｇ　＋　Ｃ
ｕ　＋Ａｊ７及びこれらの金属を主とする合金例えばＡ
ｌ−５１−Ｃｕ合金であっても良い。またＭｏ、Ｗ等の
高融点金属或いはこれらの窒化物、硅化物□であっても
良い。さらにはシリコン等の半導体材料を主とするもの
でも良い。

■　基板と第１層配線との間に設けられる絶縁層は、熱
酸化、ＣＶＤ或いはスパッタ等によって得られるＳ　ｉ
　Ｏ２の他、窒素を含む層であっても良い。

■　Ｍｏの代わりには、ＷやＴｉ等の耐熱性金属や或い
はこれらに多少の異種材料を添加した合金例えば窒化タ
ングステンや窒化チタン等のこれらの金属の硅化物であ
っても良い。

［発明の効果］ 本発明によれば、膜質の優れた層間絶縁膜の平坦化を容
易に行う事ができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す工程順の断面図、
第２図は本発明の詳細な説明する図、第３図は本発明の
第２の実施例を示す断面図、第４図は本発明の第３の実
施例を示す工程順の断面図である。 １・・・基板、２・・・不純物層、３・・・第１層配線
、４・・・Ｍｏ膜、５・・・層間絶縁膜、６・・・第２
層配線、３０・・・絶縁層。

Claims (1)

【特許請求の範囲】
1. 半導体層或は絶縁層表面に、表面にモリブデンが形成さ
   れた第１の配線或は電極を形成する工程と、この第１の
   配線或は電極を含む全面にその表面が平坦になるまで気
   相成長法にて絶縁膜を堆積する工程と、この絶縁膜の表
   面に第２の配線或は電極を形成する工程とを具備する事
   を特徴とする半導体装置の製造方法。