JPH0821596B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH0821596B2 JPH0821596B2 JP62246546A JP24654687A JPH0821596B2 JP H0821596 B2 JPH0821596 B2 JP H0821596B2 JP 62246546 A JP62246546 A JP 62246546A JP 24654687 A JP24654687 A JP 24654687A JP H0821596 B2 JPH0821596 B2 JP H0821596B2
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- JP
- Japan
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- layer
- refractory metal
- metal silicide
- effect transistor
- gate
- Prior art date
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電界効果トランジスタの製造方法に関し、
特に低抵抗ゲートを有する高性能な高融点金属セルフア
ラインゲート電界効果トランジスタ及びその製造方法に
関するものである。
特に低抵抗ゲートを有する高性能な高融点金属セルフア
ラインゲート電界効果トランジスタ及びその製造方法に
関するものである。
第２図は従来のMES型電界効果トランジスタの製造方
法について説明するための図で、各主要工程における断
面構造を示したものである。
法について説明するための図で、各主要工程における断
面構造を示したものである。
まず第２図（ａ）に示すように半絶縁性GaAs基板１に
イオン注入により活性層２を形成し、ウエハ全面に高融
点金属シリサイド層３を被覆し、さらにホトレジスト６
を用いてゲートパターンを形成する。
イオン注入により活性層２を形成し、ウエハ全面に高融
点金属シリサイド層３を被覆し、さらにホトレジスト６
を用いてゲートパターンを形成する。
次に第２図（ｂ）に示すように該パターニングされた
ホトレジスト膜６をマスクとして、反応性イオンエッチ
ングにより高融点金属シリサイド層３を異方性エッチン
グすることによりゲート電極を形成する。
ホトレジスト膜６をマスクとして、反応性イオンエッチ
ングにより高融点金属シリサイド層３を異方性エッチン
グすることによりゲート電極を形成する。
次いで第２図（ｃ）に示すように、高融点金属シリサ
イド層３をマスクとしてイオン注入し、続いてアニール
を行ないソース・ドレイン領域となる高濃度ドーピング
層８を形成する。
イド層３をマスクとしてイオン注入し、続いてアニール
を行ないソース・ドレイン領域となる高濃度ドーピング
層８を形成する。
さらに第２図（ｄ）に示すように蒸着リフトオフ法に
よってソース・ドレイン金属を形成してMES型電界効果
トランジスタを得る。
よってソース・ドレイン金属を形成してMES型電界効果
トランジスタを得る。
従来の電界効果トランジスタは以上のように高融点金
属シリサイドゲートセルフアライン法でつくられている
ため、高融点金属シリサイドからなるゲート電極の抵抗
は比較的高い。このためこの電界効果トラジスタは高周
波数領域で雑音指数が悪化し、高周波素子への応用が困
難であるという問題があった。
属シリサイドゲートセルフアライン法でつくられている
ため、高融点金属シリサイドからなるゲート電極の抵抗
は比較的高い。このためこの電界効果トラジスタは高周
波数領域で雑音指数が悪化し、高周波素子への応用が困
難であるという問題があった。
この発明は上記のような問題点を解消するためになさ
れたもので、ゲート電極の抵抗が低く、高周波素子へ応
用できる電界効果トランジスタ及びその製造方法を得る
ことを目的とする。
れたもので、ゲート電極の抵抗が低く、高周波素子へ応
用できる電界効果トランジスタ及びその製造方法を得る
ことを目的とする。
この発明に係る電界効果トランジスタの製造方法は、
その高融点金属シリサイドゲート上に金，アルミニウム
などの低抵抗金属層をセルフアライン的に被着するよう
にしたものである。
その高融点金属シリサイドゲート上に金，アルミニウム
などの低抵抗金属層をセルフアライン的に被着するよう
にしたものである。
この発明においては、電界効果トラジスタの高融点金
属シリサイドゲート上に、金，アルミニウムなどの低抵
抗金属層をセルフアライン的に被着するようにしたか
ら、ゲート電極の抵抗が小さくて高周波領域での雑音指
数が小さい高性能の電界効果トランジスタを歩溜良く製
造できる。
属シリサイドゲート上に、金，アルミニウムなどの低抵
抗金属層をセルフアライン的に被着するようにしたか
ら、ゲート電極の抵抗が小さくて高周波領域での雑音指
数が小さい高性能の電界効果トランジスタを歩溜良く製
造できる。
〔実施例〕 以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｈ）はこの発明の一実施例によるME
S型電界効果トランジスタの製造主要工程における断面
構造図である。図において、１〜3,6〜８は第２図と同
一のものを示し、４は第１の高融点金属シリサイド層３
上に形成された、上層膜のエッチング終点検出用高融点
金属層、５は該高融点金属層４上に形成された第２の高
融点金属シリサイド層である。
S型電界効果トランジスタの製造主要工程における断面
構造図である。図において、１〜3,6〜８は第２図と同
一のものを示し、４は第１の高融点金属シリサイド層３
上に形成された、上層膜のエッチング終点検出用高融点
金属層、５は該高融点金属層４上に形成された第２の高
融点金属シリサイド層である。
次に製造方法について説明する。
まず第１図（ａ）に示すように、半絶縁性GaAs表板１
表面にSiあるいはSe等の不純物をイオン注入しアニール
を行って活性層２を形成し、さらに半絶縁性GaAs基板１
上全面に第１の高融点金属シリサイド層3,終点検出のた
めの高融点金属層4,第２の高融点金属シリサイド層５を
スパッタ，蒸着，あるいはCVDなどの方法により被着す
る。ここでは、上記第1,第２の高融点金属シリサイド膜
の膜厚はともに3000Å〜5000Å程度にしており、その構
成材料としてはタングステンシリサイドあるいはモリブ
デンシリサイド等がある。また高融点金属層については
その膜厚を500Å程度に設定しているが、これは100Å〜
1000Åの範囲であればよく、また構成材料としてはタン
グステン，モリブデン，タンタル等がある。
表面にSiあるいはSe等の不純物をイオン注入しアニール
を行って活性層２を形成し、さらに半絶縁性GaAs基板１
上全面に第１の高融点金属シリサイド層3,終点検出のた
めの高融点金属層4,第２の高融点金属シリサイド層５を
スパッタ，蒸着，あるいはCVDなどの方法により被着す
る。ここでは、上記第1,第２の高融点金属シリサイド膜
の膜厚はともに3000Å〜5000Å程度にしており、その構
成材料としてはタングステンシリサイドあるいはモリブ
デンシリサイド等がある。また高融点金属層については
その膜厚を500Å程度に設定しているが、これは100Å〜
1000Åの範囲であればよく、また構成材料としてはタン
グステン，モリブデン，タンタル等がある。
次に第１図（ｂ）に示すようにホトレジスト６によっ
てゲートパターンをパターンニングする。さらに第１図
（ｃ）に示すようにホトレジスト６をマスクにCF4＋O2,
SF6ガスなどを用いて反応性イオンエッチングを行な
い、これにより第1,第２の高融点金属シリサイド層3,5
及び高融点金属層４を一度に異方性エッチングする。こ
こでのエッチング条件は、温度25℃，パワー50〜100ワ
ット（最適値75ワット），ガス圧10mTorr〜100mTorr
（最適値25mTorr），ガス流速５〜50sccm/min（standar
d cubic centimeters per minute）（最適値6.5sccm/mi
n）としている。
てゲートパターンをパターンニングする。さらに第１図
（ｃ）に示すようにホトレジスト６をマスクにCF4＋O2,
SF6ガスなどを用いて反応性イオンエッチングを行な
い、これにより第1,第２の高融点金属シリサイド層3,5
及び高融点金属層４を一度に異方性エッチングする。こ
こでのエッチング条件は、温度25℃，パワー50〜100ワ
ット（最適値75ワット），ガス圧10mTorr〜100mTorr
（最適値25mTorr），ガス流速５〜50sccm/min（standar
d cubic centimeters per minute）（最適値6.5sccm/mi
n）としている。
次いで第１図（ｄ）に示すように３層の高融点金属ゲ
ートをマスクとしてイオン注入を行なって、ソース・ド
レイン領域となる高濃度ドーピング層８を形成し、例え
ばニッケル・金合金層，ゲルマニウム層を積層し、パタ
ーニングしてソース・ドレイン電極７を形成する。そし
て第１図（ｅ）に示すように表面が平坦になるようにホ
トレジスト９を全面塗布し、この後第１図（ｆ）に示す
ように酸素の反応性イオンエッチングによって第２の高
融点金属シリサイド層５が露出するまでホトレジスト膜
９をエッチングする。
ートをマスクとしてイオン注入を行なって、ソース・ド
レイン領域となる高濃度ドーピング層８を形成し、例え
ばニッケル・金合金層，ゲルマニウム層を積層し、パタ
ーニングしてソース・ドレイン電極７を形成する。そし
て第１図（ｅ）に示すように表面が平坦になるようにホ
トレジスト９を全面塗布し、この後第１図（ｆ）に示す
ように酸素の反応性イオンエッチングによって第２の高
融点金属シリサイド層５が露出するまでホトレジスト膜
９をエッチングする。
さらに第１図（ｇ）に示すように、CF4＋O2,SF6,NF3
などのフッ素系の反応性ガスの反応性イオンエッチング
によりSiFラジカルの発光強度を検知しながら第２の高
融点金属シリサイド層５をエッチングする。この時高融
点金属層４にはSi原子は含有されていないため、第２の
高融点金属シリサイド層５のエッチングが完了するとSi
Fラジカルの発光強度は弱まり終点検出が可能である。
などのフッ素系の反応性ガスの反応性イオンエッチング
によりSiFラジカルの発光強度を検知しながら第２の高
融点金属シリサイド層５をエッチングする。この時高融
点金属層４にはSi原子は含有されていないため、第２の
高融点金属シリサイド層５のエッチングが完了するとSi
Fラジカルの発光強度は弱まり終点検出が可能である。
最後に金，アルミニウムなどの低抵抗金属10を蒸着リ
フトオフ法により高融点金属４上に被着させて、第１図
（ｈ）に示すような低抵抗高融点金属シリサイド層セル
フアラインゲート電界効果トランジスタを得る。
フトオフ法により高融点金属４上に被着させて、第１図
（ｈ）に示すような低抵抗高融点金属シリサイド層セル
フアラインゲート電界効果トランジスタを得る。
このように本実施例では高融点金属シリサイドからな
るゲート電極３上に金などの低抵抗金属層10を設けたの
で、ゲート電極の抵抗を大きく低減して高周波領域での
雑音指数を改善でき、このため高周波素子として用いる
ことができる。
るゲート電極３上に金などの低抵抗金属層10を設けたの
で、ゲート電極の抵抗を大きく低減して高周波領域での
雑音指数を改善でき、このため高周波素子として用いる
ことができる。
また低抵抗金属層10をセルフアライン的に形成したの
で、つまり第１の高融点金属シリサイド膜３であるゲー
ト電極パターンとその上の第２の高融点金属シリサイド
膜５であるダミーゲートパターンとを同時に形成し、そ
の後この２層膜以外の部分をホトレジスト９で被いダミ
ーゲートパターンのみを除去し、ここに金などの低抵抗
金属層10を蒸着リフトオフにより形成したので、ゲート
電極上に高精度に低抵抗金属層10を形成できる。
で、つまり第１の高融点金属シリサイド膜３であるゲー
ト電極パターンとその上の第２の高融点金属シリサイド
膜５であるダミーゲートパターンとを同時に形成し、そ
の後この２層膜以外の部分をホトレジスト９で被いダミ
ーゲートパターンのみを除去し、ここに金などの低抵抗
金属層10を蒸着リフトオフにより形成したので、ゲート
電極上に高精度に低抵抗金属層10を形成できる。
さらに第1,第２の高融点金属シリサイド膜3,5の間に
は高融点金属膜４が介在しているため、ダミーゲートの
エッチング時その終点検出をすることができる。
は高融点金属膜４が介在しているため、ダミーゲートの
エッチング時その終点検出をすることができる。
なお、上記実施例では半絶縁性GaAs基板について述べ
たが、これは他の化合物半導体基板でもよく、また上記
低抵抗金属層は１層である場合に限らず、金あるいはア
ルミニウム層を有する一層あるいは多層金属層であれば
よく、このような場合も上記実施例と同様な効果を奏す
る。
たが、これは他の化合物半導体基板でもよく、また上記
低抵抗金属層は１層である場合に限らず、金あるいはア
ルミニウム層を有する一層あるいは多層金属層であれば
よく、このような場合も上記実施例と同様な効果を奏す
る。
以上のように、この発明によれば、電界効果トランジ
スタの高融点金属シリサイドゲート上に、金，アルミニ
ウムなどの低抵抗金属層をセルフアライン的に被着した
ので、ゲート電極の抵抗を低減でき、これにより高周波
領域で雑音指数の小さい高性能の電界効果トランジスタ
を歩溜良く製造できる効果がある。
スタの高融点金属シリサイドゲート上に、金，アルミニ
ウムなどの低抵抗金属層をセルフアライン的に被着した
ので、ゲート電極の抵抗を低減でき、これにより高周波
領域で雑音指数の小さい高性能の電界効果トランジスタ
を歩溜良く製造できる効果がある。
第１図はこの発明の一実施例によるMES型電界効果トラ
ンジスタの製造方法を説明するための主要工程における
断面構造図、第２図は従来のMES型電界効果トランジス
タ製造方法を説明するための断面構造図である。 １……半絶縁性GaAs基板、２……活性層、３……第１の
高融点金属シリサイド層、４……高融点金属層、５……
第２の高融点金属シリサイド層、6,9……ホトレジスト
膜、７……ソース・ドレイン電極、８……高濃度ドーピ
ング層（ソース・ドレイン領域）、10……金又はアルミ
ニウム。 なお、図中同一符号は同一又は相当部分を示す。
ンジスタの製造方法を説明するための主要工程における
断面構造図、第２図は従来のMES型電界効果トランジス
タ製造方法を説明するための断面構造図である。 １……半絶縁性GaAs基板、２……活性層、３……第１の
高融点金属シリサイド層、４……高融点金属層、５……
第２の高融点金属シリサイド層、6,9……ホトレジスト
膜、７……ソース・ドレイン電極、８……高濃度ドーピ
ング層（ソース・ドレイン領域）、10……金又はアルミ
ニウム。 なお、図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】高融点金属シリサイドゲートを有する電界
効果トラジスタを製造する方法において、 半絶縁性GaAs基板上にイオン注入により活性層を形成す
る第１の工程、 全面に第１の高融点金属シリサイド層，高融点金属層，
第２の高融点金属シリサイド層を順次被着する第２の工
程、 第１のホトレジスト膜を用いてゲートパターンを形成す
る第３の工程、 該第１のホトレジスト膜のゲートパターンをマスクとし
て反応性イオンエッチングにより、上記第１の高融点金
属シリサイド層，高融点金属層，第２の高融点金属シリ
サイド層の３層を連続してエッチングし、ゲート形成部
にのみ上記３層を残す第４の工程、 イオン注入，及びアニールを行って上記ゲート形成部の
３層の両側の，上記半導体基板の表面領域に高濃度ドー
ピングソース層，及びドレイン層を形成する第５の工
程、 上記高濃度ドーピングソース層，及びドレイン層上にそ
れぞれソース電極，及びドレイン電極を形成し、その後
第２のホトレジスト膜を全面に塗布する第６の工程、 該第２のホトレジスト膜を酸素の反応性イオンエッチン
グにより上記第２の高融点金属シリサイド層が露出する
までエッチバックを行なう第７の工程、 反応性イオンエッチングにより上記第２の高融点金属シ
リサイド層を上記高融点金属層が露出するまでエッチン
グ除去する第８の工程、 上記高融点金属層上に蒸着リフトオフ法により低抵抗金
属層を被着する第９の工程を含むことを特徴とする電界
効果トラジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62246546A JPH0821596B2 (ja) | 1987-09-30 | 1987-09-30 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62246546A JPH0821596B2 (ja) | 1987-09-30 | 1987-09-30 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6489469A JPS6489469A (en) | 1989-04-03 |
| JPH0821596B2 true JPH0821596B2 (ja) | 1996-03-04 |
Family
ID=17150019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62246546A Expired - Lifetime JPH0821596B2 (ja) | 1987-09-30 | 1987-09-30 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821596B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114826A (ja) * | 1982-12-21 | 1984-07-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59171171A (ja) * | 1983-03-17 | 1984-09-27 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS60130862A (ja) * | 1983-12-20 | 1985-07-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61117868A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0622247B2 (ja) * | 1985-07-05 | 1994-03-23 | 日本電気株式会社 | 電界効果型半導体装置 |
| JPS6292481A (ja) * | 1985-10-18 | 1987-04-27 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-09-30 JP JP62246546A patent/JPH0821596B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6489469A (en) | 1989-04-03 |
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