JP2003068755A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 オフ電流に関して優れた特性及び信頼性を有
する薄膜トランジスタを簡単に作製すること。 【解決手段】 基板２０上にゲート電極２１、ゲート絶
縁膜２２、活性領域として働く真性非晶質シリコン層２
３、不純物含有非晶質シリコン層２４を形成する。ソー
ス電極２５１とドレイン電極２５２を互いに離間して形
成する。不純物含有非晶質シリコン層２４のうちソース
電極２５１とドレイン電極２５２との間に存する部分を
ドライエッチングして真性非晶質シリコン層２３の表面
２６を露出させる。真性非晶質シリコン層２３の露出し
た表面２６を保護膜２７で覆う。上記ソース電極２５１
とドレイン電極２５２を形成した後、不純物含有非晶質
シリコン層２４をドライエッチングする前に、不純物含
有非晶質シリコン層２４の表面を酸素含有プラズマに曝
す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、非晶質シリコン
からなる活性領域を有する薄膜トランジスタに関する。
また、この発明は、そのような薄膜トランジスタの製造
方法に関する。

【０００２】

【従来の技術】一般的に、アクティブマトリクス形液晶
表示装置では、液晶を封じる一対の基板の一方（アクテ
ィブマトリクス基板）に、画素毎に、非晶質シリコンか
らなる活性領域を有する薄膜トランジスタが設けられて
いる。図９は画素に設けられた薄膜トランジスタの平面
レイアウトを例示し、図１０は図９におけるＡ−Ａ′線
に沿った断面を示している。図１０によって良く分かる
ように、この薄膜トランジスタ１７１は、透明な絶縁性
基板１１上に、Ｔａ等の導電膜からなるゲート電極１２
と、窒化シリコン膜のような絶縁膜からなるゲート絶縁
膜１３と、不純物を含まない真性非晶質シリコン層１４
と、Ｐ（リン）のような不純物を含むｎ型非晶質シリコ
ン層１５，１５と、透明導電性膜あるＩＴＯのからなる
ソース電極１６１およびドレイン電極１６２と、窒化シ
リコン膜からなる保護膜１７を備えている。ｎ型非晶質
シリコン層１５，１５は、真性非晶質シリコン層１４と
ソース電極１６１，ドレイン電極１６２とをオーミック
に接触させるための層であり、ソース電極１６１，ドレ
イン電極１６２と同様に、ゲート電極１２上で互いに離
間して配置されている。図９に示すように、ゲート電極
１２はゲート線２１２に、ソース電極１６１は信号配線
２６１に、また、ドレイン電極１６２は画素の略全域を
占める画素電極２６２に、それぞれ電気的に接続されで
いる。

【０００３】従来、この薄膜トランジスタ１７１を含む
アクティブマトリクス基板は、次のようにして製造され
ている。まず、図１０に示した透明な絶縁性基板１１上
に、スパッタ法を用いてＴａからなる導電性膜を形成
し、この導電性膜に対してフォトリソグラフィ及びエッ
チングを行って、ゲート電極１２とゲート線２１２をパ
ターン形成する。次に、ゲート電極１２、ゲート線２１
２を覆ってゲート絶縁膜１３を成膜する。このゲート絶
縁膜１３上に、プラズマＣＶＤ法によって、不純物を含
まない真性非晶質シリコン層１４と、Ｐ（リン）のよう
な不純物を含むｎ型非晶質シリコン層１５とを順次積層
した後、フォトリソグラフィ及びドライエッチングを行
って真性非晶質シリコン層１４とｎ型非晶質シリコン層
１５とをゲート電極を覆う矩形の島状にパターン加工す
る。

【０００４】更に、スパッタ法を用いて、この上にＩＴ
Ｏからなるソース電極１６１、ドレイン電極１６２及び
これらにつながる信号配線２６１、画素電極２６２を堆
積し、それらをパターン加工する。この後、ドライエッ
チングを行ってｎ型非晶質シリコン層１５をソース電極
１６１、ドレイン電極１６２と同様のパターンに分離す
る（ソース・ドレイン分離エッチング工程）。そして、
窒化シリコン膜からなる保護膜１７を全面に被覆する。

【０００５】なお、図示はしないが、アクティブマトリ
クス基板の保護膜１７上には、液晶を配向させるための
配向膜が形成される。このアクティブマトリクス基板に
対向される対向基板には、透明絶縁性基板上に、対向電
極、配向膜がこの順に形成される。アクティブマトリク
ス基板と対向基板とがそれぞれの配向膜が対向するよう
に貼り合わせられ、両基板間に液晶が注入されて、液晶
表示装置が構成される。

【０００６】

【発明が解決しようとする課題】ところで、液晶表示装
置の表示品位上の重要な要素であるコントラストが薄膜
トランジスタのオン／オフ電流比で決まることから、ア
クティブマトリクス基板では、薄膜トランジスタのオフ
動作時のソース・ドレイン間リーク電流つまりオフ電流
値が非常に重要な特性の一つとされている。また、薄膜
トランジスタの長期間にわたる動作に伴って薄膜トラン
ジスタのオフ電流値は増加する傾向を示すことから、オ
フ電流値の増加現象は製品の信頼性にかかわる重要な問
題でもある。

【０００７】上記従来の薄膜トランジスタでは、オフ電
流増加現象として、図１１（Ａ）に示すように薄膜トラ
ンジスタのしきい値電圧の変化によるものと、図１１
（Ｂ）に示すように薄膜トランジスタのしきい値電圧の
変化を伴わないものとの２つのタイプが発生する。

【０００８】図１１（Ａ）に示すタイプの、しきい値電
圧の変化によるオフ電流値の増加は、薄膜トランジスタ
のゲート電極に長時間オフ駆動電圧（負電圧）が印加さ
れたときに、トランジスタ特性カーブが負電圧の方向に
シフトすることによって引き起こされる。このしきい値
電圧変化の要因としては、保護膜１７上下の汚染あるい
は原子間結合の不完全性やゆらぎ等により誘起された電
荷がつくる電界や、保護膜１７自身の帯電による電界の
影響が挙げられている。

【０００９】図１１（Ｂ）に示すタイプの、しきい値電
圧の変化を伴わないオフ電流値の増加は、トランジスタ
特性カーブのドレイン電流立ち上がり部分の電流値が増
加することによって引き起こされる。このしきい値電圧
変化の要因としては、局在準位にあった電子が光により
励起される影響や、保護膜１７上下の汚染あるいは原子
間結合の不完全性やゆらぎ等により誘起された電荷がつ
くる電界や、保護膜１７自身の帯電による電界でのバッ
クチャネル効果の影響が挙げられている。

【００１０】ここで、オフ電流増加現象を防ぐために、
バックチャネル側（真性非晶質シリコン層１４のゲート
電極１２と反対側の面）にＰ型シリコン層を配置する技
術が提案されている（特開平８−８４４０号公報）。こ
の技術によれば、バックチャネル側に電子が誘起される
ことに起因するオフ電流増加を防ぐ効果が期待される。

【００１１】しかしながら、この技術では、ソース・ド
レイン分離エッチング工程後に、Ｐ型シリコン層の形成
工程である気相成長工程、アニール工程、プラズマＣＶ
Ｄ工程もしくはイオン注入工程といった工程が必要とな
る。それぞれの工程では、一般的にソース・ドレイン分
離エッチングに用いられるウェットエッチング装置もし
くはドライエッチング装置とは別の装置を使用しなけれ
ばならない。このため、製造プロセスが煩雑化し、製造
コストが増大するという問題をもたらす。また、上記Ｐ
型シリコン層の形成条件次第では、そのＰ型シリコン層
がソース・ドレイン間リーク電流を流し、むしろオフ電
流値増加につながる可能性がある。このため、製造プロ
セス上、Ｐ型シリコン層の形成条件の制御・管理が難し
いといった問題がある。

【００１２】そこで、この発明の課題は、オフ電流に関
して優れた特性及び信頼性を有する薄膜トランジスタを
提供することにある。

【００１３】また、この発明の課題は、オフ電流に関し
て優れた特性及び信頼性を有する薄膜トランジスタを簡
単に作製できる薄膜トランジスタの製造方法を提供する
ことにある。

【００１４】

【課題を解決するための手段】薄膜トランジスタにおい
ては、保護膜／バックチャネル界面にはソース・ドレイ
ン分離エッチング工程後のレジスト除去工程や大気搬送
工程にて汚染が付着する。この付着した汚染によりバッ
クチャネルに電子が励起しやすく、励起された電子によ
る電界効果によりトランジスタのしきい値電圧が低下
し、オフ電流値が増大することになる。また、保護膜自
体の帯電でも同様にしきい値電圧が低下し、オフ電流が
増大する。また、高温高湿条件下における長時間動作時
には、保護膜／バックチャネル界面への水分等の侵入に
よる上記と同様な帯電量の増加や、保護膜上への水分等
の侵入による上記と同様な帯電量の増加現象により、ト
ランジスタのしきい値電圧が動作時間につれて低下する
傾向が見られ、結果としてオフ電流が増加する。このこ
とはトランジスタおよび液晶表示装置の信頼性低下の重
要な要因となっている。

【００１５】そこで、上記課題を解決するため、この発
明の薄膜トランジスタは、基板上にゲート電極と、ゲー
ト絶縁膜と、活性領域として働く真性非晶質シリコン層
とが積層され、上記真性非晶質シリコン層上にソース電
極とドレイン電極とが互いに離間して設けられ、上記ソ
ース電極、上記ドレイン電極と上記真性非晶質シリコン
層との間に挟まれた不純物含有非晶質シリコン層を有す
る薄膜トランジスタにおいて、上記真性非晶質シリコン
層の上記ゲート電極と反対側の表面が平滑化されるとと
もに、この表面を覆う保護膜を備えたことを特徴とす
る。

【００１６】この発明の薄膜トランジスタでは、真性非
晶質シリコン層のゲート電極と反対側の表面、つまり活
性領域のバックチャネル表面が平滑化されている。した
がって、従来（活性領域のバックチャネル表面が平滑化
されないもの）に比して、バックチャネル表面の面積が
減少する。これにより、上述のような電子励起による電
荷の影響を減少させることができ、しきい値電圧の低下
を抑制してオフ電流の増加を防止することができる。ま
た、バックチャネル表面が平滑化されていることによっ
て、その上に積層される保護膜との界面（保護膜／バッ
クチャネル界面）の密着性が向上する。これにより、高
温高湿状況下での長時間動作によるバックチャネル表面
への水分の浸入による帯電効果を低減でき、しきい値電
圧の低下を抑制してオフ電流の増加を防止することがで
きる。これらの作用により、薄膜トランジスタの特性及
び信頼性を向上することができる。この結果、長時間駆
動による薄膜トランジスタのオフ電流の増加による液晶
表示装置のコントラスト低下を抑えることができ、液晶
表示装置の信頼性を向上することができる。

【００１７】一実施形態の薄膜トランジスタは、上記真
性非晶質シリコン層の上記ゲート電極と反対側の表面
は、表面粗さＲｑが０．３ｎｍ乃至２．０ｎｍの範囲内
に設定されていることを特徴とする。

【００１８】なお、表面粗さＲｑは、その表面の平均線
から測定された曲線までの偏差の自乗を均した値の平方
根で定義される。

【００１９】表面粗さＲｑが２．０ｎｍ以下であれば、
実際に長時間駆動時のしきい値電圧変動を抑制でき、オ
フ電流の増加を有効に防止することができる。これに対
して、表面粗さＲｑが２．０ｎｍを超えると、長時間駆
動時のしきい値電圧変動が大きくなって、オフ電流増加
が大きくなる。

【００２０】一方、表面粗さＲｑが０．３ｎｍを下回る
と、ダングリングボンドによるバックチャネル界面局在
準位が減少してバックチャネルの移動度が上がる。この
ため、トランジスタのオフ状態においてバックチャネル
電界効果で発生するバックチャネルを流れる電流値が大
きくなり、むしろオフ電流が増加する。この結果、液晶
表示装置のコントラストの低下を招く。これに対して、
表面粗さＲｑが０．３ｎｍ以上であれば、バックチャネ
ルの移動度増大によるオフ電流増加は生じない。

【００２１】したがって、上記真性非晶質シリコン層の
ゲート電極と反対側の表面、つまり活性領域のバックチ
ャネル表面は、表面粗さＲｑが０．３ｎｍ乃至２．０ｎ
ｍの範囲内に設定されているのが望ましい。

【００２２】この発明の薄膜トランジスタの製造方法
は、基板上にゲート電極を形成する工程と、上記ゲート
電極上にゲート絶縁膜、活性領域として働く真性非晶質
シリコン層、不純物含有非晶質シリコン層をこの順に堆
積する工程と、上記真性非晶質シリコン層と上記不純物
含有非晶質シリコン層との２層を島状にパターン加工す
る工程と、上記パターン加工された不純物含有非晶質シ
リコン層上にソース電極とドレイン電極を互いに離間し
て形成する工程と、上記不純物含有非晶質シリコン層の
うち上記ソース電極とドレイン電極との間に存する部分
をドライエッチングして上記真性非晶質シリコン層の表
面を露出させる工程と、上記真性非晶質シリコン層の露
出した表面を保護膜で覆う工程と有する薄膜トランジス
タの製造方法において、上記ソース電極とドレイン電極
を形成した後、上記不純物含有非晶質シリコン層をドラ
イエッチングする前に、上記不純物含有非晶質シリコン
層の表面を酸素含有プラズマに曝す工程を有することを
特徴とする。

【００２３】この発明の薄膜トランジスタの製造方法で
は、上記ソース電極とドレイン電極を形成した後、上記
不純物含有非晶質シリコン層をドライエッチングする前
に、上記不純物含有非晶質シリコン層の表面を酸素含有
プラズマに曝す。これにより、上記不純物含有非晶質シ
リコン層をドライエッチングした後に、上記真性非晶質
シリコン層の露出した表面、つまり活性領域のバックチ
ャネル表面が平滑に仕上がる。したがって、従来（活性
領域のバックチャネル表面が平滑化されないもの）に比
して、バックチャネル表面の面積が減少する。これによ
り、上述のような電子励起による電荷の影響を減少させ
ることができ、しきい値電圧の低下を抑制してオフ電流
の増加を防止することができる。また、バックチャネル
表面が平滑化されていることによって、その上に積層さ
れる保護膜との界面（保護膜／バックチャネル界面）の
密着性が向上する。これにより、高温高湿状況下での長
時間動作によるバックチャネル表面への水分の浸入によ
る帯電効果を低減でき、しきい値電圧の低下を抑制して
オフ電流の増加を防止することができる。これらの作用
により、薄膜トランジスタの特性及び信頼性を向上する
ことができる。この結果、長時間駆動による薄膜トラン
ジスタのオフ電流の増加による液晶表示装置のコントラ
スト低下を抑えることができ、液晶表示装置の信頼性を
向上することができる。

【００２４】また、上記不純物含有非晶質シリコン層の
表面を酸素含有プラズマに曝す工程と、上記不純物含有
非晶質半導体層をドライエッチングする工程とは、同一
のドライエッチング装置を用いて連続して行うことがで
きる。したがって、新たな製造装置を導入する必要はな
く、製造工程が煩雑になることもない。したがって、製
造コストの上昇を抑制しながら、優れた特性及び信頼性
を有する薄膜トランジスタを簡単に作製できる。

【００２５】一実施形態の薄膜トランジスタの製造方法
は、上記不純物含有非晶質シリコン層の表面を酸素含有
プラズマに曝す工程と、上記不純物含有非晶質シリコン
層をドライエッチングする工程とを、上記基板を大気中
に曝すことなく連続して行うことを特徴とする。

【００２６】この一実施形態の薄膜トランジスタの製造
方法では、上記不純物含有非晶質シリコン層の表面を酸
素含有プラズマに曝す工程と、上記不純物含有非晶質シ
リコン層をドライエッチングする工程とを、上記基板を
大気中に曝すことなく連続して行うので、上記バックチ
ャネル表面に大気中の汚染が付着するのを防止できる。

【００２７】一実施形態の薄膜トランジスタの製造方法
は、上記不純物含有非晶質シリコン層の表面を酸素含有
プラズマに曝す工程の前に、上記不純物含有非晶質シリ
コン層の表面をフッ素含有プラズマに曝すことを特徴と
する。

【００２８】この一実施形態の薄膜トランジスタの製造
方法では、上記不純物含有非晶質シリコン層の表面を酸
素含有プラズマに曝す工程の前に、上記不純物含有非晶
質シリコン層の表面をフッ素含有プラズマに曝すので、
上記バックチャネル表面がさらに平滑に仕上がる。

【００２９】一実施形態の薄膜トランジスタの製造方法
は、上記不純物含有非晶質シリコン層の表面をフッ素含
有プラズマに曝す工程と、上記不純物含有非晶質シリコ
ン層の表面を酸素含有プラズマに曝す工程とを、上記基
板を大気中に曝すことなく連続して行うことを特徴とす
る。

【００３０】この一実施形態の薄膜トランジスタの製造
方法では、上記不純物含有非晶質シリコン層の表面をフ
ッ素含有プラズマに曝す工程と、上記不純物含有非晶質
シリコン層の表面を酸素含有プラズマに曝す工程とを、
上記基板を大気中に曝すことなく連続して行うので、上
記バックチャネル表面に大気中の汚染が付着するのを防
止できる。

【００３１】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。

【００３２】（第１実施形態）図２（Ｇ）は、作製され
るべき一実施形態の薄膜トランジスタの断面構造を示し
ている。この薄膜トランジスタは、ガラスからなる透明
絶縁性基板２０上に、ゲート電極２１と、ゲート絶縁膜
２２と、活性領域として働く真性非晶質シリコン層２３
と、ｎ型非晶質シリコン層２４，２４と、ソース電極２
５１およびドレイン電極２５２とを備えている。ｎ型非
晶質シリコン層２４，２４は、真性非晶質シリコン層２
３とソース電極２５１，ドレイン電極２５２とをオーミ
ックに接触させるための層であり、ソース電極２５１，
ドレイン電極２６２と同様に、ゲート電極２１上で互い
に離間して配置されている。上記真性非晶質シリコン層
２３のゲート電極２１と反対側の表面２６は平滑化され
ている。さらに、この真性非晶質シリコン層表面２６を
少なくとも覆うように保護膜２７が設けられている。

【００３３】この薄膜トランジスタは、液晶を封じる一
対の基板の一方（アクティブマトリクス基板）に、画素
毎に設けられる。図示はしないが、アクティブマトリク
ス基板の保護膜２７上には、液晶を配向させるための配
向膜が形成される。このアクティブマトリクス基板に対
向される対向基板には、透明絶縁性基板上に、対向電
極、配向膜がこの順に形成される。アクティブマトリク
ス基板と対向基板とがそれぞれの配向膜が対向するよう
に貼り合わせられ、両基板間に液晶が注入されて、液晶
表示装置が構成される。

【００３４】図４（Ａ）は真性非晶質シリコン層表面２
６の平滑度（表面粗さＲｑ）と上記薄膜トランジスタの
しきい値電圧との相関を示し、図４（Ｂ）は真性非晶質
シリコン層表面２６の平滑度（表面粗さＲｑ）と長時間
動作時の上記薄膜トランジスタのしきい値電圧変動量と
の相関を示している。また、図４（Ｃ）は真性非晶質シ
リコン層表面２６の平滑度（表面粗さＲｑ）と長時間動
作時の上記液晶表示装置のコントラスト低下オフ電圧変
動量（つまりコントラスト低下が現れるオフ駆動電圧の
低下）との相関を示している。ここで、真性非晶質シリ
コン層表面２６の平滑度（表面粗さＲｑ）は原子間力電
子顕微鏡（ＡＦＭ）で定量評価される。表面粗さＲｑ
は、その表面の平均線から測定された曲線までの偏差の
自乗を均した値の平方根で定義される。

【００３５】この図４（Ａ）（Ｂ）（Ｃ）から、上記真
性非晶質シリコン層表面２６の平滑度（表面粗さＲｑ）
と、薄膜トランジスタのしきい値電圧特性および長時間
動作時のしきい値電圧変動量およびこれにより発生する
液晶表示装置のコントラスト低下との間に密接な相関が
あり、表面粗さＲｑを２．０ｎｍ以下に制御すること
で、薄膜トランジスタの長時間駆動時のしきい値電圧変
動を抑制し信頼性の向上を図れることが分かる。

【００３６】一方、上記真性非晶質シリコン層表面２６
の表面粗さＲｑが０．３ｎｍを下回ると、ダングリング
ボンドによるバックチャネル界面局在準位が減少してバ
ックチャネルの移動度が上がる。このため、トランジス
タのオフ状態においてバックチャネル電界効果で発生す
るバックチャネルを流れる電流値が大きくなり、むしろ
オフ電流が増加する。この結果、液晶表示装置のコント
ラストの低下を招く。これに対して、表面粗さＲｑが
０．３ｎｍ以上であれば、バックチャネルの移動度増大
によるオフ電流増加は生じない。

【００３７】したがって、上記真性非晶質シリコン層表
面２６、つまり活性領域のバックチャネル表面２６は、
表面粗さＲｑが０．３ｎｍ乃至２．０ｎｍの範囲内に設
定されているのが望ましい。

【００３８】この薄膜トランジスタは次のようにして作
製される。

【００３９】 図１（Ａ）に示すように、ガラスから
なる透明絶縁性基板２０上にスパッタ法によりタンタ
ル、アルミ、チタン、クロム、モリブデン等の金属を成
膜し、フォトリソグラフィおよびドライエッチングを行
って上記金属からなるゲート電極２１を形成する。今回
は、ゲート電極２１としてＴｉＮ／Ｔａ／ＴａＮ積層構
造を有するものを採用するとともに、ゲート電極２１の
厚さを約０．３μｍに設定した。しかし、これに限られ
るものではなく、所望のバスライン抵抗が得られる金
属、合金、あるいはＴｉ／Ａｌ／Ｔｉなどの積層構造お
よび膜厚を採用することができる。

【００４０】 次に、ゲート電極２１の上にゲート絶
縁膜２２、真性非晶質シリコン層２３および不純物含有
非晶質シリコン層としてのｎ型非晶質シリコン層２４
を、プラズマＣＶＤ法により連続して成膜する。この
後、図１（Ｂ）に示すように、フォトリソグラフィおよ
びドライエッチングを行って真性非晶質シリコン層２３
とｎ型非晶質シリコン層２４とを島状にパターン加工す
る。今回は、ゲート絶縁膜２２の厚さを約０．４μｍ、
真性非晶質シリコン層２３の厚さを約０．１μｍ、ｎ型
非晶質シリコン層２４の厚さを約０．０４μｍに設定し
た。しかし、所望の特性が得られる膜厚であれば、これ
に限られない。

【００４１】 次に、図１（Ｃ）に示すように、この
上にモリブデンからなる金属膜をスパッタ法で成膜した
後、フォトリソグラフィ及びエッチングを行って、上記
金属膜からなるソース電極２５１とドレイン電極２５２
とを互いに離間した状態に形成する。今回はソース電極
２５１、ドレイン電極２５２としてモリブデンを採用
し、その膜厚を約０．１μｍとしたが、上述のゲート電
極２１と同様、これに限られることはなく、所望のバス
ライン抵抗が得られるタンタル、アルミ、チタン、クロ
ムのような金属あるいは合金および膜厚であれば良い。
もちろん、上述のゲート電極２１と同様、Ｔａ／Ｔａ
Ｎ、Ａｌ／Ｔｉなどの積層膜であっても良い。また、ソ
ース電極２５１、ドレイン電極２５２は一般的な金属膜
だけでなく、透明導電性膜、例えばＩＴＯ等であっても
良い。また、今回は薄膜トランジスタのチャネル長を５
μｍ、チャネル幅３０μｍをとしたが、これに限られる
ことなく、所望の電流特性が得られるサイズであれば良
い。

【００４２】 この後、真性非晶質シリコン層２３の
表面を積極的に平滑化する工程に入っていく。真性非晶
質シリコン層２３の表面を平滑化するために、本実施の
形態においては、次に述べるようにプラズマエッチング
装置によるプラズマ処理を実施する。なお、プラズマエ
ッチング装置は、真空チャンバ内に高周波電力（ＲＦパ
ワー）が印加される平行平板電極を有するタイプのもの
であり、対向する平行平板電極の間に基板２０が搬送さ
れてプラズマに曝される。

【００４３】まず、図１（Ｄ）に示すように、ｎ型非晶
質シリコン層２４の表面を酸素プラズマに曝した。この
酸素プラズマ条件としては、酸素ガスを３００ｓｃｃ
ｍ、ＲＦパワーを５００Ｗ、圧力を２００Ｐａ、処理時
間を１８０秒とした。

【００４４】続いて、同一の真空チャンバ内で上記基板
２０を大気に曝すことなく連続して、図２（Ｅ）に示す
ように、ｎ型非晶質シリコン層２４のうち上記ソース電
極２５１とドレイン電極２５２との間に存する部分をド
ライエッチングする。これにより、図２（Ｆ）に示すよ
うに、真性非晶質シリコン層２３のゲート電極２１と反
対側の表面２６を露出させる。このエッチング条件とし
ては、ＨＣｌガスを３６０ｓｃｃｍ、ＳＦ_６ガスを３６
０ｓｃｃｍ、ＲＦパワーを２５０Ｗ、圧力を１３．３Ｐ
ａ、電極温度を６０℃とした。

【００４５】このようにした場合、ｎ型非晶質シリコン
層２４をドライエッチングした後に、真性非晶質シリコ
ン層２３の露出した表面２６、つまり活性領域のバック
チャネル表面２６が平滑に仕上がる。したがって、従来
（活性領域のバックチャネル表面が平滑化されないも
の）に比して、バックチャネル表面２６の面積が減少す
る。これにより、既述のような電子励起による電荷の影
響を減少させることができ、しきい値電圧の低下を抑制
してオフ電流の増加を防止することができる。

【００４６】ここで、図３に示すように、真性非晶質シ
リコン層表面２６の表面粗さＲｑは、前述の酸素プラズ
マ処理時間が５０秒以上になると処理時間の増加に伴っ
て顕著に低下（平滑度が上昇）してゆき、酸素プラズマ
処理時間が１８０秒以上になると飽和する。したがっ
て、酸素プラズマ処理時間は１８０秒以上であるのが望
ましい。

【００４７】また、本発明者の実験により、ｎ型非晶質
シリコン層２４の表面を酸素含有プラズマに曝す前にフ
ッ素含有プラズマに曝すことで、同じ平滑度を得るため
に酸素含有プラズマに曝す時間をより短縮できることが
分かっている。これを適用することも可能である。具体
的には、上記ソース電極２５１とドレイン電極２５２と
を形成した後、ｎ型非晶質シリコン層２４の表面をフッ
素含有プラズマに曝し、同一の真空チャンバ内で上記基
板２０を大気に曝すことなく連続して酸素含有プラズマ
に曝し、さらに同一の真空チャンバ内で上記基板２０を
大気に曝すことなく連続して、ｎ型非晶質シリコン層２
４のうち上記ソース電極２５１とドレイン電極２５２と
の間に存する部分をドライエッチングする。上記フッ素
含有プラズマ条件としては、ＨＣｌガスを３６０ｓｃｃ
ｍ、ＳＦ_６ガスを３６０ｓｃｃｍ、ＲＦパワーを２５０
Ｗ、圧力を１３．３Ｐａ、電極温度を６０℃、処理時間
を５秒とする。

【００４８】 この後、図２（Ｇ）に示すように、基
板２０上の全域を覆うように窒化シリコン膜からなる保
護膜２７を形成する。本実施形態では、プラズマＣＶＤ
法により保護膜２７を約０．２μｍの厚さに成膜した。

【００４９】上述のようにバックチャネル表面２６が平
滑化されているので、その上に積層される保護膜２７と
の界面（保護膜／バックチャネル界面）の密着性が向上
する。これにより、高温高湿状況下での長時間動作によ
るバックチャネル表面への水分の浸入による帯電効果を
低減でき、しきい値電圧の低下を抑制してオフ電流の増
加を防止することができる。

【００５０】これにより、薄膜トランジスタの特性及び
信頼性を向上することができる。この結果、長時間駆動
による薄膜トランジスタのオフ電流の増加による液晶表
示装置のコントラスト低下を抑えることができ、液晶表
示装置の信頼性を向上することができる。

【００５１】また、本実施形態では、ｎ型非晶質シリコ
ン層２４の表面をフッ素含有プラズマに曝す工程と、ｎ
型非晶質シリコン層２４の表面を酸素含有プラズマに曝
す工程と、ｎ型非晶質シリコン層２４をドライエッチン
グする工程とを、同一のドライエッチング装置を用いて
連続して行っている。したがって、新たな製造装置を導
入する必要はなく、製造工程が煩雑になることもない。
したがって、製造コストの上昇を抑制しながら、優れた
特性及び信頼性を有する薄膜トランジスタを簡単に作製
できる。

【００５２】なお、ｎ型非晶質シリコン層２４の表面を
フッ素含有プラズマに曝す工程と酸素含有プラズマに曝
す工程との間、ｎ型非晶質シリコン層２４の表面を酸素
含有プラズマに曝す工程とｎ型非晶質シリコン層２４を
ドライエッチングする工程との間で、基板２０を大気に
曝して別の装置のチャンバで処理することも可能であ
る。また、ドライエッチングの方式としてリアクティブ
イオンエッチング（ＲＩＥ）装置によるリアクティブイ
オンエッチングを採用しても良い。

【００５３】（第２実施形態）図５（Ａ）〜図６（Ｆ）
は第２実施形態の薄膜トランジスタの製造工程を示して
いる。この薄膜トランジスタは、液晶表示装置のアクテ
ィブマトリクス基板において各画素毎に設けられるもの
である。実際には、何十万個という薄膜トランジスタが
１枚のアクティブマトリクス基板上に同時に並行して形
成されるが、便宜上任意の１個の薄膜トランジスタに関
して説明する。

【００５４】 図５（Ａ）に示すように、ガラスから
なる透明絶縁性基板２８上にスパッタ法により窒化チタ
ン、タンタル、窒化タンタルの順に成膜されたＴｉＮ／
Ｔａ／ＴａＮからなる金属積層を形成し、フォトリソグ
ラフィおよびドライエッチングを行って上記金属積層か
らなるゲート電極２９を形成する。今回は、ゲート電極
２９としてＴｉＮ／Ｔａ／ＴａＮ積層構造を有するもの
を採用した。しかし、これに限られるものではなく、所
望のバスライン抵抗が得られるタンタル、アルミ、チタ
ン、クロム、モリブデン等の金属あるいは合金、あるい
はＴｉ／Ａｌ／Ｔｉなどの積層構造を採用することがで
きる。

【００５５】 次に、ゲート電極２９の上にゲート絶
縁膜３０、真性非晶質シリコン層３１および不純物含有
非晶質シリコン層としてのｎ型非晶質シリコン層３２
を、プラズマＣＶＤ法により連続して成膜する。この
後、図５（Ｂ）に示すように、フォトリソグラフィおよ
びドライエッチングを行って真性非晶質シリコン層３１
とｎ型非晶質シリコン層３２とを島状にパターン加工す
る。

【００５６】 次に、図５（Ｃ）に示すように、この
上にモリブデンからなる金属膜をスパッタ法で成膜した
後、フォトリソグラフィ及びエッチングを行って、上記
金属膜からなるソース電極３３１とドレイン電極３３２
とを互いに離間した状態に形成する。今回はソース電極
３３１、ドレイン電極３３２としてモリブデンを採用し
たが、上述のゲート電極２９と同様、これに限られるこ
とはなく、所望のバスライン抵抗が得られるタンタル、
アルミ、チタン、クロム、モリブデン等の金属あるいは
合金であれば良い。もちろん、上述のゲート電極２９と
同様、Ｔａ／ＴａＮ、Ａｌ／Ｔｉなどの積層膜であって
も良い。また、ソース電極３３１、ドレイン電極３３２
は一般的な金属膜だけでなく、透明導電性膜、例えばＩ
ＴＯ等であっても良い。

【００５７】 この後、真性非晶質シリコン層３１の
表面を積極的に平滑化する工程に入っていく。真性非晶
質シリコン層３１の表面を平滑化するために、本実施の
形態においては、次に述べるようにプラズマエッチング
装置によるプラズマ処理を実施する。なお、プラズマエ
ッチング装置は、真空チャンバ内に高周波電力（ＲＦパ
ワー）が印加される平行平板電極を有するタイプのもの
であり、対向する平行平板電極の間に基板２８が搬送さ
れてプラズマに曝される。

【００５８】具体的には、本実施の形態においては、図
６（Ｄ）に示すように、ｎ型非晶質シリコン層３２のう
ち上記ソース電極３３１とドレイン電極３３２との間に
存する部分を、酸素とフッ素の両方を含むプラズマガス
を用いてドライエッチングする。これにより、図６
（Ｅ）に示すように、真性非晶質シリコン層３１のゲー
ト電極２９と反対側の表面３４を露出させる。このエッ
チング条件としては、酸素ガスを３００ｓｃｃｍ、ＳＦ
_６ガスを２００ｓｃｃｍ、ＲＦパワーを２５０Ｗ、圧力
を１６Ｐａとした。

【００５９】このようにした場合、エッチングガス（プ
ラズマ）が酸素を含有しない場合に比して、ｎ型非晶質
シリコン層３２をドライエッチングした後に、真性非晶
質シリコン層３１の露出した表面３４、つまり活性領域
のバックチャネル表面３４が平滑に仕上がる。したがっ
て、従来（活性領域のバックチャネル表面が平滑化され
ないもの）に比して、バックチャネル表面３４の面積が
減少する。これにより、第１実施形態と同様に、しきい
値電圧の低下を抑制してオフ電流の増加を防止すること
ができる。

【００６０】 この後、図６（Ｆ）に示すように、基
板２８上の全域を覆うように窒化シリコン膜からなる保
護膜３５を形成する。

【００６１】上述のようにバックチャネル表面３４が平
滑化されているので、その上に積層される保護膜３５と
の界面（保護膜／バックチャネル界面）の密着性が向上
する。これにより、高温高湿状況下での長時間動作によ
るバックチャネル表面への水分の浸入による帯電効果を
低減でき、しきい値電圧の低下を抑制してオフ電流の増
加を防止することができる。

【００６２】これにより、薄膜トランジスタの特性及び
信頼性を向上することができる。この結果、長時間駆動
による薄膜トランジスタのオフ電流の増加による液晶表
示装置のコントラスト低下を抑えることができ、液晶表
示装置の信頼性を向上することができる。

【００６３】なお、ドライエッチングの方式としてリア
クティブイオンエッチング（ＲＩＥ）装置によるリアク
ティブイオンエッチングを採用しても良い。

【００６４】（第３実施形態）図７（Ａ）〜図８（Ｆ）
は第３実施形態の薄膜トランジスタの製造工程を示して
いる。この薄膜トランジスタは、液晶表示装置のアクテ
ィブマトリクス基板において各画素毎に設けられるもの
である。実際には、何十万個という薄膜トランジスタが
１枚のアクティブマトリクス基板上に同時に並行して形
成されるが、便宜上任意の１個の薄膜トランジスタに関
して説明する。

【００６５】 図７（Ａ）に示すように、ガラスから
なる透明絶縁性基板３６上にスパッタ法により窒化チタ
ン、タンタル、窒化タンタルの順に成膜されたＴｉＮ／
Ｔａ／ＴａＮからなる金属積層を形成し、フォトリソグ
ラフィおよびドライエッチングを行って上記金属積層か
らなるゲート電極３７を形成する。今回は、ゲート電極
３７としてＴｉＮ／Ｔａ／ＴａＮ積層構造を有するもの
を採用した。しかし、これに限られるものではなく、所
望のバスライン抵抗が得られるタンタル、アルミ、チタ
ン、クロム、モリブデン等の金属あるいは合金、あるい
はＴｉ／Ａｌ／Ｔｉなどの積層構造を採用することがで
きる。

【００６６】 次に、ゲート電極３７の上にゲート絶
縁膜３８、真性非晶質シリコン層３９および不純物含有
非晶質シリコン層としてのｎ型非晶質シリコン層４０
を、プラズマＣＶＤ法により連続して成膜する。この
後、図７（Ｂ）に示すように、フォトリソグラフィおよ
びドライエッチングを行って真性非晶質シリコン層３９
とｎ型非晶質シリコン層４０とを島状にパターン加工す
る。

【００６７】 次に、図７（Ｃ）に示すように、この
上にモリブデンからなる金属膜をスパッタ法で成膜した
後、フォトリソグラフィ及びエッチングを行って、上記
金属膜からなるソース電極４１１とドレイン電極４１２
とを互いに離間した状態に形成する。今回はソース電極
４１１、ドレイン電極４１２としてモリブデンを採用し
たが、上述のゲート電極３７と同様、これに限られるこ
とはなく、所望のバスライン抵抗が得られるタンタル、
アルミ、チタン、クロム、モリブデン等の金属あるいは
合金であれば良い。もちろん、上述のゲート電極３７と
同様、Ｔａ／ＴａＮ、Ａｌ／Ｔｉなどの積層膜であって
も良い。また、ソース電極４１１、ドレイン電極４１２
は一般的な金属膜だけでなく、透明導電性膜、例えばＩ
ＴＯ等であっても良い。

【００６８】 次に、プラズマエッチング装置による
ドライエッチング処理を実施する。なお、プラズマエッ
チング装置は、真空チャンバ内に高周波電力（ＲＦパワ
ー）が印加される平行平板電極を有するタイプのもので
あり、対向する平行平板電極の間に基板３６が搬送され
てプラズマに曝される。

【００６９】具体的には、図８（Ｄ）に示すように、ｎ
型非晶質シリコン層４０のうち上記ソース電極４１１と
ドレイン電極４１２との間に存する部分を、酸素を含ま
ないプラズマガスを用いてドライエッチングする。これ
により、図８（Ｅ）に示すように、真性非晶質シリコン
層３９のゲート電極３７と反対側の表面４２を露出させ
る。このエッチング条件としては、ＨＣｌガスを３６０
ｓｃｃｍ、ＳＦ_６ガスを３６０ｓｃｃｍ、ＲＦパワーを
２５０Ｗ、圧力を１３．３Ｐａ、電極温度を６０℃とし
た。エッチングガス（プラズマ）が酸素を含まないこと
から、このドライエッチング処理が完了した時点で、真
性非晶質シリコン層３９の露出した表面４２は凸凹の大
きな状態となっている。

【００７０】 この後、真性非晶質シリコン層表面４
２を積極的に平滑化する。

【００７１】具体的には、上述のプラズマエッチング装
置（平行平板型の高周波プラズマエッチング装置）を用
いて、図８（Ｅ）に示すように、凸凹の大きな状態にあ
る真性非晶質シリコン層表面４２を、酸素とフッ素の両
方を含むプラズマに曝す。このプラズマ条件としては、
酸素ガスを４００ｓｃｃｍ、ＳＦ_６ガスを１００ｓｃｃ
ｍ、ＲＦパワーを２５０Ｗ、圧力を１６．０Ｐａ、処理
時間を２００秒とした。

【００７２】このようにした場合、ｎ型非晶質シリコン
層４０をエッチングした際に生じた真性非晶質シリコン
層表面４２、つまりバックチャネル表面４２の凹凸は、
酸素とフッ素の両方を含むプラズマに曝されることで平
滑化される。したがって、従来（活性領域のバックチャ
ネル表面が平滑化されないもの）に比して、バックチャ
ネル表面４２の面積が減少する。これにより、第１実施
形態と同様に、しきい値電圧の低下を抑制してオフ電流
の増加を防止することができる。

【００７３】 この後、図８（Ｆ）に示すように、基
板３６上の全域を覆うように窒化シリコン膜からなる保
護膜４３を形成する。

【００７４】上述のようにバックチャネル表面４２が平
滑化されているので、その上に積層される保護膜４３と
の界面（保護膜／バックチャネル界面）の密着性が向上
する。これにより、高温高湿状況下での長時間動作によ
るバックチャネル表面への水分の浸入による帯電効果を
低減でき、しきい値電圧の低下を抑制してオフ電流の増
加を防止することができる。

【００７５】これにより、薄膜トランジスタの特性及び
信頼性を向上することができる。この結果、長時間駆動
による薄膜トランジスタのオフ電流の増加による液晶表
示装置のコントラスト低下を抑えることができ、液晶表
示装置の信頼性を向上することができる。

【００７６】なお、ドライエッチングの方式としてリア
クティブイオンエッチング（ＲＩＥ）装置によるリアク
ティブイオンエッチングを採用しても良い。

【００７７】また、酸素を含まないプラズマでｎ型非晶
質シリコン層４０をエッチングする工程と真性非晶質シ
リコン層表面４２を酸素とフッ素の両方を含むプラズマ
に曝す工程とを、同一のドライエッチング装置の同一の
チャンバを使用して、大気に曝すことなく連続して行う
のが望ましい。

【００７８】

【発明の効果】以上より明らかなように、この発明の薄
膜トランジスタによれば、オフ電流に関して優れた特性
及び信頼性を示すことができる。

【００７９】また、この発明の薄膜トランジスタの製造
方法によれば、オフ電流に関して優れた特性及び信頼性
を有する薄膜トランジスタを簡単に作製できる。

【図面の簡単な説明】

【図１】 この発明の第１実施形態の薄膜トランジスタ
の製造方法を説明する工程断面図である。

【図２】 この発明の第１実施形態の薄膜トランジスタ
の製造方法を説明する工程断面図である。

【図３】 第１実施形態の製造方法において、ｎ型非晶
質シリコン層表面を酸素を含んだプラズマに曝す処理時
間と真性非晶質シリコン層表面の平滑度（表面粗さＲ
ｑ）との相関を示すグラフである。

【図４】 （Ａ）は真性非晶質シリコン層表面の平滑度
（表面粗さＲｑ）と薄膜トランジスタのしきい値電圧特
性との相関を示すグラフ、（Ｂ）は真性非晶質シリコン
層表面の平滑度（表面粗さＲｑ）と長時間動作時のしき
い値電圧変動量との相関を示すグラフ、（Ｃ）は真性非
晶質シリコン層表面の平滑度（表面粗さＲｑ）と長時間
動作時の液晶表示装置のコントラスト低下オフ電圧変動
量との相関を示すグラフである。

【図５】 この発明の第２実施形態の薄膜トランジスタ
の製造方法を説明する工程断面図である。

【図６】 この発明の第２実施形態の薄膜トランジスタ
の製造方法を説明する工程断面図である。

【図７】 この発明の第３実施形態の薄膜トランジスタ
の製造方法を説明する工程断面図である。

【図８】 この発明の第３実施形態の薄膜トランジスタ
の製造方法を説明する工程断面図である。

【図９】 従来の液晶表示装置のアクティブマトリクス
基板に設けられた薄膜トランジスタの平面パターンレイ
アウトを示す図である。

【図１０】 図９におけるＡ−Ａ′線における断面図で
ある。

【図１１】 一般的な非晶質シリコン薄膜トランジスタ
のオフ電流値増加現象を説明する図である。

【符号の説明】

２０，２８，３６ 透明絶縁性基板 ２１，２９，３７ ゲート電極 ２２，３０，３８ ゲート絶縁膜 ２３，３１，３９ 真性非晶質シリコン層 ２４，３２，４０ ｎ型非晶質シリコン層 ２５１，３３１，４１１ ソース電極 ２５２，３３２，４１２ ドレイン電極 ２６，３４，４２ 真性非晶質シリコン層表面 ２７，３５，４３ 保護膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｃ Ｆターム(参考） 2H092 JA26 JA34 JA37 JA41 JB57 JB58 KA05 MA08 MA12 MA18 MA37 NA01 NA22 4M104 AA01 BB01 BB02 BB13 BB14 BB16 BB17 BB30 BB36 BB40 CC01 CC05 DD37 DD43 DD65 FF17 FF18 GG09 GG10 GG14 GG20 HH12 5F004 AA11 AA16 DA00 DA01 DA02 DA03 DA26 DB01 EB08 5F110 AA06 BB01 CC07 DD02 EE01 EE03 EE04 EE06 EE15 EE44 GG02 GG15 GG22 GG25 GG28 GG29 GG35 GG45 GG58 HK01 HK03 HK04 HK06 HK07 HK09 HK16 HK21 HK22 HK33 HK35 HK42 NN02 NN24 NN35 QQ04 QQ09

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基板上にゲート電極と、ゲート絶縁膜
   と、活性領域として働く真性非晶質シリコン層とが積層
   され、上記真性非晶質シリコン層上にソース電極とドレ
   イン電極とが互いに離間して設けられ、上記ソース電
   極、上記ドレイン電極と上記真性非晶質シリコン層との
   間に挟まれた不純物含有非晶質シリコン層を有する薄膜
   トランジスタにおいて、 上記真性非晶質シリコン層の上記ゲート電極と反対側の
   表面が平滑化されるとともに、この表面を覆う保護膜を
   備えたことを特徴とする薄膜トランジスタ。
2. 【請求項２】 請求項１に記載の薄膜トランジスタにお
   いて、 上記真性非晶質シリコン層の上記ゲート電極と反対側の
   表面は、表面粗さＲｑが０．３ｎｍ乃至２．０ｎｍの範
   囲内に設定されていることを特徴とする薄膜トランジス
   タ。
3. 【請求項３】 基板上にゲート電極を形成する工程と、 上記ゲート電極上にゲート絶縁膜、活性領域として働く
   真性非晶質シリコン層、不純物含有非晶質シリコン層を
   この順に堆積する工程と、 上記真性非晶質シリコン層と上記不純物含有非晶質シリ
   コン層との２層を島状にパターン加工する工程と、 上記パターン加工された不純物含有非晶質シリコン層上
   にソース電極とドレイン電極を互いに離間して形成する
   工程と、 上記不純物含有非晶質シリコン層のうち上記ソース電極
   とドレイン電極との間に存する部分をドライエッチング
   して上記真性非晶質シリコン層の表面を露出させる工程
   と、 上記真性非晶質シリコン層の露出した表面を保護膜で覆
   う工程と有する薄膜トランジスタの製造方法において、 上記ソース電極とドレイン電極を形成した後、上記不純
   物含有非晶質シリコン層をドライエッチングする前に、
   上記不純物含有非晶質シリコン層の表面を酸素含有プラ
   ズマに曝す工程を有することを特徴とする薄膜トランジ
   スタの製造方法。
4. 【請求項４】 請求項３に記載の薄膜トランジスタの製
   造方法において、 上記不純物含有非晶質シリコン層の表面を酸素含有プラ
   ズマに曝す工程と、上記不純物含有非晶質シリコン層を
   ドライエッチングする工程とを、上記基板を大気中に曝
   すことなく連続して行うことを特徴とする薄膜トランジ
   スタの製造方法。
5. 【請求項５】 請求項４に記載の薄膜トランジスタの製
   造方法において、 上記不純物含有非晶質シリコン層の表面を酸素含有プラ
   ズマに曝す工程の前に、上記不純物含有非晶質シリコン
   層の表面をフッ素含有プラズマに曝すことを特徴とする
   薄膜トランジスタの製造方法。
6. 【請求項６】 請求項５に記載の薄膜トランジスタの製
   造方法において、 上記不純物含有非晶質シリコン層の表面をフッ素含有プ
   ラズマに曝す工程と、上記不純物含有非晶質シリコン層
   の表面を酸素含有プラズマに曝す工程とを、上記基板を
   大気中に曝すことなく連続して行うことを特徴とする薄
   膜トランジスタの製造方法。