JPH05326553A - スタガ型薄膜トランジスタ及びその製造方法 - Google Patents
スタガ型薄膜トランジスタ及びその製造方法Info
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- JPH05326553A JPH05326553A JP13230392A JP13230392A JPH05326553A JP H05326553 A JPH05326553 A JP H05326553A JP 13230392 A JP13230392 A JP 13230392A JP 13230392 A JP13230392 A JP 13230392A JP H05326553 A JPH05326553 A JP H05326553A
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Abstract
(57)【要約】
【目的】 スタガ型薄膜トランジスタ及びその製造方法
に関し、構造及び製造工程に極簡単な改変を加えること
で、オーバ・ハングの問題を解消し、積層される半導体
層の段差切れを皆無にしようとする。 【構成】 透明絶縁性基板１上にエッジが第一の間隙を
おいて対向する透明導電膜からなるソース電極２Ｓ及び
ドレイン電極２Ｄが形成され、対向するエッジで生成さ
れる第二の間隙がそこに入り込む半導体層５に段差切れ
を発生しない程度に前記第一の間隙に比較して広く設定
されてなるオーミック・コンタクト層３がソース電極２
Ｓ上並びにドレイン電極２Ｄ上にそれぞれ形成され、第
一の間隙及び第二の間隙を埋め且つ両端が前記両オーミ
ック・コンタクト層３上に積層され活性層として作用す
る半導体層５が形成されている。
に関し、構造及び製造工程に極簡単な改変を加えること
で、オーバ・ハングの問題を解消し、積層される半導体
層の段差切れを皆無にしようとする。 【構成】 透明絶縁性基板１上にエッジが第一の間隙を
おいて対向する透明導電膜からなるソース電極２Ｓ及び
ドレイン電極２Ｄが形成され、対向するエッジで生成さ
れる第二の間隙がそこに入り込む半導体層５に段差切れ
を発生しない程度に前記第一の間隙に比較して広く設定
されてなるオーミック・コンタクト層３がソース電極２
Ｓ上並びにドレイン電極２Ｄ上にそれぞれ形成され、第
一の間隙及び第二の間隙を埋め且つ両端が前記両オーミ
ック・コンタクト層３上に積層され活性層として作用す
る半導体層５が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイを駆
動する薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａ
ｎｓｉｓｔｏｒ：ＴＦＴ）マトリクスを構成するのに好
適なスタガ型薄膜トランジスタ及びその製造方法に関す
る。
動する薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａ
ｎｓｉｓｔｏｒ：ＴＦＴ）マトリクスを構成するのに好
適なスタガ型薄膜トランジスタ及びその製造方法に関す
る。
【０００２】現在、ＴＦＴマトリクス駆動液晶ディスプ
レイは、市場を拡大しつつあり、大型テレビジョンやラ
ップ・トップ型パーソナル・コンピュータ（ラップ・ト
ップ型パソコン）のディスプレイに多用されようとして
いる。
レイは、市場を拡大しつつあり、大型テレビジョンやラ
ップ・トップ型パーソナル・コンピュータ（ラップ・ト
ップ型パソコン）のディスプレイに多用されようとして
いる。
【０００３】従って、大型のＴＦＴマトリクス駆動液晶
ディスプレイを製造歩留り良く多量生産しなければなら
ないが、それには、ＴＦＴのなかでも比較的に製造歩留
りが良好で低コスト化が可能であるとされているスタガ
型ＴＦＴの構造を更に改良すると共に製造を容易にしな
ければならない。
ディスプレイを製造歩留り良く多量生産しなければなら
ないが、それには、ＴＦＴのなかでも比較的に製造歩留
りが良好で低コスト化が可能であるとされているスタガ
型ＴＦＴの構造を更に改良すると共に製造を容易にしな
ければならない。
【０００４】
【従来の技術】図８及び図９は従来の技術に依る製造工
程を解説する為の工程要所に於けるスタガ型ＴＦＴを表
す要部切断側面図である。尚、本発明は、スタガ型ＴＦ
Ｔに於けるチャネル層である半導体層の形成、そして、
ソース電極及びドレイン電極、即ち、オーミック・コン
タクト電極の形成を対象としているので、各図では、そ
の近傍のみを表してある。
程を解説する為の工程要所に於けるスタガ型ＴＦＴを表
す要部切断側面図である。尚、本発明は、スタガ型ＴＦ
Ｔに於けるチャネル層である半導体層の形成、そして、
ソース電極及びドレイン電極、即ち、オーミック・コン
タクト電極の形成を対象としているので、各図では、そ
の近傍のみを表してある。
【０００５】図８参照 ８−（１） ガラスなどの透明絶縁性基板１上にソース電極及びドレ
イン電極となるＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉ
ｄｅ）などからなる透明導電膜２、ｎ+ アモルファス
（以下、アモルファスはａで表す）Ｓｉからなるオーミ
ック・コンタクト層３、ＳｉＯ2 からなる絶縁膜４を順
に積層形成する。 ８−（２） 絶縁膜４、オーミック・コンタクト層３、透明導電膜２
を所定形状にパターニングする。尚、パターニングされ
た透明導電膜をソース電極２Ｓ及びドレイン電極２Ｄと
する。
イン電極となるＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉ
ｄｅ）などからなる透明導電膜２、ｎ+ アモルファス
（以下、アモルファスはａで表す）Ｓｉからなるオーミ
ック・コンタクト層３、ＳｉＯ2 からなる絶縁膜４を順
に積層形成する。 ８−（２） 絶縁膜４、オーミック・コンタクト層３、透明導電膜２
を所定形状にパターニングする。尚、パターニングされ
た透明導電膜をソース電極２Ｓ及びドレイン電極２Ｄと
する。
【０００６】図９参照 ９−（１） 絶縁膜４を除去してから、活性層となるａ−Ｓｉからな
る半導体層５を積層形成する。 ９−（２） この後、通常の技法を適用してスタガ型ＴＦＴマトリク
スを完成させる。
る半導体層５を積層形成する。 ９−（２） この後、通常の技法を適用してスタガ型ＴＦＴマトリク
スを完成させる。
【０００７】
【発明が解決しようとする課題】図８及び図９について
解説したスタガ型ＴＦＴを製造する方法に依った場合、
工程８−（２）に於けるエッチングの工程で、透明導電
膜２のサイド・エッチングが大きいことから、図示され
ているように、ｎ+ ａ−Ｓｉからなるオーミック・コン
タクト層３にかなりのオーバ・ハングが発生する。従っ
て、半導体層５を積層形成した場合、エッジ部分で段差
切れが発生して不連続になってしまい、正常に動作しな
いＴＦＴが現れ、表示をすることができない。そのよう
な不完全な部分が一箇所でもあれば、その液晶ディスプ
レイは不良品になってしまう。
解説したスタガ型ＴＦＴを製造する方法に依った場合、
工程８−（２）に於けるエッチングの工程で、透明導電
膜２のサイド・エッチングが大きいことから、図示され
ているように、ｎ+ ａ−Ｓｉからなるオーミック・コン
タクト層３にかなりのオーバ・ハングが発生する。従っ
て、半導体層５を積層形成した場合、エッジ部分で段差
切れが発生して不連続になってしまい、正常に動作しな
いＴＦＴが現れ、表示をすることができない。そのよう
な不完全な部分が一箇所でもあれば、その液晶ディスプ
レイは不良品になってしまう。
【０００８】本発明は、構造及び製造工程に極簡単な改
変を加えることで、オーバ・ハングの問題を解消し、積
層される半導体層の段差切れを皆無にしようとする。
変を加えることで、オーバ・ハングの問題を解消し、積
層される半導体層の段差切れを皆無にしようとする。
【０００９】
【課題を解決するための手段】図１乃至図３は本発明の
原理を解説する為の工程要所に於けるスタガ型ＴＦＴを
表す要部切断側面図であり、図８及び図９に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。
原理を解説する為の工程要所に於けるスタガ型ＴＦＴを
表す要部切断側面図であり、図８及び図９に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。
【００１０】図１参照 １−（１） ガラスなどの透明絶縁性基板１上にＩＴＯなどからなる
透明導電膜２、ｎ+ａ−Ｓｉからなるオーミック・コン
タクト層３、ＳｉＯ2 からなる絶縁膜４を順に積層形成
する。 １−（２） 絶縁膜４上にレジスト膜１１を形成してから所定形状の
エッチング・マスクとなるようパターニングする。 １−（３） レジスト膜１１をマスクにして、絶縁膜４、オーミック
・コンタクト層３、透明導電膜２のパターニングを行
う。尚、パターニングされた透明導電膜２をソース電極
２Ｓ及びドレイン電極２Ｄとして指示してある。
透明導電膜２、ｎ+ａ−Ｓｉからなるオーミック・コン
タクト層３、ＳｉＯ2 からなる絶縁膜４を順に積層形成
する。 １−（２） 絶縁膜４上にレジスト膜１１を形成してから所定形状の
エッチング・マスクとなるようパターニングする。 １−（３） レジスト膜１１をマスクにして、絶縁膜４、オーミック
・コンタクト層３、透明導電膜２のパターニングを行
う。尚、パターニングされた透明導電膜２をソース電極
２Ｓ及びドレイン電極２Ｄとして指示してある。
【００１１】図２参照 ２−（１） レジスト膜１１を除去し、ＳｉＯ2 からなる絶縁膜４を
表出させる。
表出させる。
【００１２】図３参照 ３−（１） 絶縁膜４をマスクとし、オーミック・コンタクト層３の
オーバ・ハングしている部分のエッチングを行って、絶
縁膜４と略同じパターンにしてしまう。 ３−（２） このようにした後、活性層となる半導体層を形成する。
オーバ・ハングしている部分のエッチングを行って、絶
縁膜４と略同じパターンにしてしまう。 ３−（２） このようにした後、活性層となる半導体層を形成する。
【００１３】前記説明した工程を採ると、活性層となる
半導体層を形成する際、最早、オーミック・コンタクト
層３のオーバ・ハングは解消されているので、段差は表
面から階段状に下がって透明絶縁性基板１上に達するよ
うになっているので、活性層である半導体層に段差切れ
を生ずる虞はない。
半導体層を形成する際、最早、オーミック・コンタクト
層３のオーバ・ハングは解消されているので、段差は表
面から階段状に下がって透明絶縁性基板１上に達するよ
うになっているので、活性層である半導体層に段差切れ
を生ずる虞はない。
【００１４】前記したようなことから、本発明に依るス
タガ型ＴＦＴ及びその製造方法に於いては、
タガ型ＴＦＴ及びその製造方法に於いては、
【００１５】（１）透明絶縁性基板（例えば透明絶縁性
基板１）上に形成された透明導電膜（例えば透明導電膜
２）からなり且つエッジが第一の間隙をおいて対向する
ソース電極（例えばソース電極２Ｓ）並びにドレイン電
極（例えばドレイン電極２Ｄ）と、前記ソース電極上並
びに前記ドレイン電極上にそれぞれ形成され且つ対向す
るエッジで生成される第二の間隙がそこに入り込む半導
体層に段差切れを発生しない程度に前記第一の間隙に比
較して広く設定されてなるオーミック・コンタクト層
（例えばオーミック・コンタクト層３）と、前記第一の
間隙及び第二の間隙を埋め且つ両端が前記両オーミック
・コンタクト層上に積層され活性層として作用する半導
体層（例えば半導体層５）とを備えてなることを特徴と
するか、或いは、
基板１）上に形成された透明導電膜（例えば透明導電膜
２）からなり且つエッジが第一の間隙をおいて対向する
ソース電極（例えばソース電極２Ｓ）並びにドレイン電
極（例えばドレイン電極２Ｄ）と、前記ソース電極上並
びに前記ドレイン電極上にそれぞれ形成され且つ対向す
るエッジで生成される第二の間隙がそこに入り込む半導
体層に段差切れを発生しない程度に前記第一の間隙に比
較して広く設定されてなるオーミック・コンタクト層
（例えばオーミック・コンタクト層３）と、前記第一の
間隙及び第二の間隙を埋め且つ両端が前記両オーミック
・コンタクト層上に積層され活性層として作用する半導
体層（例えば半導体層５）とを備えてなることを特徴と
するか、或いは、
【００１６】（２）透明絶縁性基板（例えば透明絶縁性
基板１）上に透明導電膜（例えば透明導電膜２）及びオ
ーミック・コンタクト層（例えばオーミック・コンタク
ト層３）及び絶縁膜（例えば絶縁膜４）を積層成膜する
工程と、次いで、絶縁膜及びオーミック・コンタクト層
及び透明導電膜のパターニングを行ってエッジが第一の
間隙を保って対向する透明導電膜からなるソース電極
（例えばソース電極２Ｓ）及びドレイン電極（例えばド
レイン電極２Ｄ）を形成すると共にエッジが所定間隙を
保って対向するオーミック・コンタクト層及び前記第一
の間隙を埋める半導体層が形成された際に段差切れを発
生しない程度に前記オーミック・コンタクト層の前記所
定間隙を拡大する為のマスクとなるようエッジが前記第
一の間隙に比較して広い間隙を保って対向する絶縁膜を
形成する工程と、次いで、前記絶縁膜をマスクとして前
記オーミック・コンタクト層の再度のエッチングを行っ
て前記所定間隙を拡大して第二の間隙を生成させる工程
と、次いで、前記絶縁膜を除去してから両端が前記両オ
ーミック・コンタクト層上に積層され且つ前記第二の間
隙及び第一の間隙を埋めて活性層として作用する半導体
層（例えば半導体層５）を形成する工程とが含まれてな
ることを特徴とする。
基板１）上に透明導電膜（例えば透明導電膜２）及びオ
ーミック・コンタクト層（例えばオーミック・コンタク
ト層３）及び絶縁膜（例えば絶縁膜４）を積層成膜する
工程と、次いで、絶縁膜及びオーミック・コンタクト層
及び透明導電膜のパターニングを行ってエッジが第一の
間隙を保って対向する透明導電膜からなるソース電極
（例えばソース電極２Ｓ）及びドレイン電極（例えばド
レイン電極２Ｄ）を形成すると共にエッジが所定間隙を
保って対向するオーミック・コンタクト層及び前記第一
の間隙を埋める半導体層が形成された際に段差切れを発
生しない程度に前記オーミック・コンタクト層の前記所
定間隙を拡大する為のマスクとなるようエッジが前記第
一の間隙に比較して広い間隙を保って対向する絶縁膜を
形成する工程と、次いで、前記絶縁膜をマスクとして前
記オーミック・コンタクト層の再度のエッチングを行っ
て前記所定間隙を拡大して第二の間隙を生成させる工程
と、次いで、前記絶縁膜を除去してから両端が前記両オ
ーミック・コンタクト層上に積層され且つ前記第二の間
隙及び第一の間隙を埋めて活性層として作用する半導体
層（例えば半導体層５）を形成する工程とが含まれてな
ることを特徴とする。
【００１７】
【作用】前記手段を採ることに依り、オーミック・コン
タクト層上から透明絶縁性基板に達する段差は階段状と
なることから、活性層として作用する半導体層を形成し
た場合に段差切れを発生することは皆無となり、従っ
て、それに起因する非動作ＴＦＴは無くなり、液晶ディ
スプレイの製造歩留りを大きく向上させることができ、
また、この場合、製造工程は若干増加するものの、何等
特殊な手段は必要としないから、その実施は容易であ
る。
タクト層上から透明絶縁性基板に達する段差は階段状と
なることから、活性層として作用する半導体層を形成し
た場合に段差切れを発生することは皆無となり、従っ
て、それに起因する非動作ＴＦＴは無くなり、液晶ディ
スプレイの製造歩留りを大きく向上させることができ、
また、この場合、製造工程は若干増加するものの、何等
特殊な手段は必要としないから、その実施は容易であ
る。
【００１８】
【実施例】図４乃至図７は本発明一実施例を解説する為
の工程要所に於けるスタガ型ＴＦＴを表す要部切断側面
図であり、図１乃至図３に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
の工程要所に於けるスタガ型ＴＦＴを表す要部切断側面
図であり、図１乃至図３に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
【００１９】図４参照 ４−（１） スパッタリング法を適用することに依り、ガラスからな
る透明絶縁性基板１上に厚さ例えば５００〔Å〕のＩＴ
Ｏからなる透明導電膜２を成膜する。 ４−（２） 真空中にてプラズマ化学気相堆積（ｐｌａｓｍａ ｃｈ
ｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：
Ｐ−ＣＶＤ）法を適用することに依り、厚さ例えば３５
０〔Å〕のｎ+ ａ−Ｓｉからなるオーミック・コンタク
ト層３及び厚さ例えば５００〔Å〕のＳｉＯ2 からなる
絶縁膜４を連続して成膜する。
る透明絶縁性基板１上に厚さ例えば５００〔Å〕のＩＴ
Ｏからなる透明導電膜２を成膜する。 ４−（２） 真空中にてプラズマ化学気相堆積（ｐｌａｓｍａ ｃｈ
ｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：
Ｐ−ＣＶＤ）法を適用することに依り、厚さ例えば３５
０〔Å〕のｎ+ ａ−Ｓｉからなるオーミック・コンタク
ト層３及び厚さ例えば５００〔Å〕のＳｉＯ2 からなる
絶縁膜４を連続して成膜する。
【００２０】４−（３） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを（ＨＦ＋ＮＨ4 Ｆ）混合液とするウエッ
ト・エッチング法を適用することに依り、絶縁膜４を所
定形状にパターニングする。 ４−（４） エッチング・ガスをＣＦ4 系とする反応性イオン・エッ
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：
ＲＩＥ）法を適用することに依り、オーミック・コンタ
クト層３のパターニングを行う。
エッチャントを（ＨＦ＋ＮＨ4 Ｆ）混合液とするウエッ
ト・エッチング法を適用することに依り、絶縁膜４を所
定形状にパターニングする。 ４−（４） エッチング・ガスをＣＦ4 系とする反応性イオン・エッ
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：
ＲＩＥ）法を適用することに依り、オーミック・コンタ
クト層３のパターニングを行う。
【００２１】４−（５） エッチャントを（ＨＣｌ＋ＨＮＯ3 ）混合液とするウエ
ット・エッチング法を適用することに依り、透明導電膜
２を所定形状にパターニングし、ソース電極２Ｓ及びド
レイン電極２Ｄを形成する。尚、この一連のエッチング
工程では、透明導電膜２のエッジ、即ち、ソース電極２
Ｓ及びドレイン電極２Ｄのエッジに比較し、絶縁膜４の
エッジは更に後退した状態となるようオーバ・エッチン
グする。 ４−（６） エッチング・マスクとして用いたレジスト膜を除去して
絶縁膜４を表出させてから、再度、エッチング・ガスを
ＣＦ4 系とするＲＩＥ法を適用することに依り、絶縁膜
４をマスクとするコンタクト層３のエッチングを行っ
て、絶縁膜４とコンタクト層３とを略同形状とする。こ
の段階で、図示されているように、本発明の原理で説明
した階段状の段差が得られる。
ット・エッチング法を適用することに依り、透明導電膜
２を所定形状にパターニングし、ソース電極２Ｓ及びド
レイン電極２Ｄを形成する。尚、この一連のエッチング
工程では、透明導電膜２のエッジ、即ち、ソース電極２
Ｓ及びドレイン電極２Ｄのエッジに比較し、絶縁膜４の
エッジは更に後退した状態となるようオーバ・エッチン
グする。 ４−（６） エッチング・マスクとして用いたレジスト膜を除去して
絶縁膜４を表出させてから、再度、エッチング・ガスを
ＣＦ4 系とするＲＩＥ法を適用することに依り、絶縁膜
４をマスクとするコンタクト層３のエッチングを行っ
て、絶縁膜４とコンタクト層３とを略同形状とする。こ
の段階で、図示されているように、本発明の原理で説明
した階段状の段差が得られる。
【００２２】図５参照 ５−（１） エッチャントを（ＨＦ＋ＮＨ4 Ｆ）混合液とする浸漬法
を適用することに依り、大気中での汚染を防ぐ為に設け
られていた絶縁膜４を除去する。
を適用することに依り、大気中での汚染を防ぐ為に設け
られていた絶縁膜４を除去する。
【００２３】図６参照 ６−（１） Ｐ−ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のａ−Ｓｉからなる半導体層５及び厚さ例えば５
００〔Å〕のＳｉＮx からなるゲート絶縁膜６を成膜す
る。 ６−（２） エッチング・ガスをＣＦ4 系とするＲＩＥ法を適用する
ことに依り、ゲート絶縁膜６及び半導体層５を所定形状
にパターニングする。尚、半導体層５がチャネル領域を
含む活性層として作用するものであることは云うまでも
ない。 ６−（３） Ｐ−ＣＶＤ法を適用することに依り、厚さ例えば２５０
０〔Å〕のＳｉＮxからなるゲート絶縁膜７を透明絶縁
性基板１全面に亙り成膜する。
〔Å〕のａ−Ｓｉからなる半導体層５及び厚さ例えば５
００〔Å〕のＳｉＮx からなるゲート絶縁膜６を成膜す
る。 ６−（２） エッチング・ガスをＣＦ4 系とするＲＩＥ法を適用する
ことに依り、ゲート絶縁膜６及び半導体層５を所定形状
にパターニングする。尚、半導体層５がチャネル領域を
含む活性層として作用するものであることは云うまでも
ない。 ６−（３） Ｐ−ＣＶＤ法を適用することに依り、厚さ例えば２５０
０〔Å〕のＳｉＮxからなるゲート絶縁膜７を透明絶縁
性基板１全面に亙り成膜する。
【００２４】図７参照 ７−（１） スパッタリング法を適用することに依り、厚さ例えば６
０００〔Å〕のＡｌからなる電極膜を成膜する。 ７−（２） 通常のリソグラフィ技術に於けるレジスト・プロセス、
並びに、エッチャントを（Ｈ3 ＰＯ4 ＋ＨＮＯ3 ＋ＣＨ
3 ＣＯＯＨ）混合液とするウエット・エッチング法を適
用することに依り、前記工程７−（１）で形成したＡｌ
からなる電極膜のパターニングを行ってゲート電極８を
形成する。
０００〔Å〕のＡｌからなる電極膜を成膜する。 ７−（２） 通常のリソグラフィ技術に於けるレジスト・プロセス、
並びに、エッチャントを（Ｈ3 ＰＯ4 ＋ＨＮＯ3 ＋ＣＨ
3 ＣＯＯＨ）混合液とするウエット・エッチング法を適
用することに依り、前記工程７−（１）で形成したＡｌ
からなる電極膜のパターニングを行ってゲート電極８を
形成する。
【００２５】前記した製造工程で得られるスタガ型ＴＦ
Ｔでは、本発明の原理で説明した通り、活性層として作
用する半導体層を形成する際に段差切れが発生すること
は皆無である。
Ｔでは、本発明の原理で説明した通り、活性層として作
用する半導体層を形成する際に段差切れが発生すること
は皆無である。
【００２６】
【発明の効果】本発明に依るスタガ型ＴＦＴ及びその製
造方法に於いては、透明絶縁性基板上にエッジが第一の
間隙をおいて対向するソース電極とドレイン電極を形成
し、対向するエッジで生成される第二の間隙がそこに入
り込む半導体層に段差切れを発生しない程度に第一の間
隙に比較して広く設定されてなるオーミック・コンタク
ト層をソース電極上及びドレイン電極上に形成し、第一
の間隙及び第二の間隙を埋め且つ両端が前記両オーミッ
ク・コンタクト層上に積層され活性層として作用する半
導体層を形成してある。
造方法に於いては、透明絶縁性基板上にエッジが第一の
間隙をおいて対向するソース電極とドレイン電極を形成
し、対向するエッジで生成される第二の間隙がそこに入
り込む半導体層に段差切れを発生しない程度に第一の間
隙に比較して広く設定されてなるオーミック・コンタク
ト層をソース電極上及びドレイン電極上に形成し、第一
の間隙及び第二の間隙を埋め且つ両端が前記両オーミッ
ク・コンタクト層上に積層され活性層として作用する半
導体層を形成してある。
【００２７】前記構成を採ることに依り、オーミック・
コンタクト層上から透明絶縁性基板に達する段差は階段
状となることから、活性層として作用する半導体層を形
成した場合に段差切れを発生することは皆無となり、従
って、それに起因する非動作ＴＦＴは無くなり、液晶デ
ィスプレイの製造歩留りを大きく向上させることがで
き、また、この場合、製造工程は若干増加するものの、
何等特殊な手段は必要としないから、その実施は容易で
ある。
コンタクト層上から透明絶縁性基板に達する段差は階段
状となることから、活性層として作用する半導体層を形
成した場合に段差切れを発生することは皆無となり、従
って、それに起因する非動作ＴＦＴは無くなり、液晶デ
ィスプレイの製造歩留りを大きく向上させることがで
き、また、この場合、製造工程は若干増加するものの、
何等特殊な手段は必要としないから、その実施は容易で
ある。
【図１】本発明の原理を解説する為の工程要所に於ける
スタガ型ＴＦＴを表す要部切断側面図である。
スタガ型ＴＦＴを表す要部切断側面図である。
【図２】本発明の原理を解説する為の工程要所に於ける
スタガ型ＴＦＴを表す要部切断側面図である。
スタガ型ＴＦＴを表す要部切断側面図である。
【図３】本発明の原理を解説する為の工程要所に於ける
スタガ型ＴＦＴを表す要部切断側面図である。
スタガ型ＴＦＴを表す要部切断側面図である。
【図４】本発明一実施例を解説する為の工程要所に於け
るスタガ型ＴＦＴを表す要部切断側面図である。
るスタガ型ＴＦＴを表す要部切断側面図である。
【図５】本発明一実施例を解説する為の工程要所に於け
るスタガ型ＴＦＴを表す要部切断側面図である。
るスタガ型ＴＦＴを表す要部切断側面図である。
【図６】本発明一実施例を解説する為の工程要所に於け
るスタガ型ＴＦＴを表す要部切断側面図である。
るスタガ型ＴＦＴを表す要部切断側面図である。
【図７】本発明一実施例を解説する為の工程要所に於け
るスタガ型ＴＦＴを表す要部切断側面図である。
るスタガ型ＴＦＴを表す要部切断側面図である。
【図８】従来の技術に依る製造工程を解説する為の工程
要所に於けるスタガ型ＴＦＴを表す要部切断側面図であ
る。
要所に於けるスタガ型ＴＦＴを表す要部切断側面図であ
る。
【図９】従来の技術に依る製造工程を解説する為の工程
要所に於けるスタガ型ＴＦＴを表す要部切断側面図であ
る。
要所に於けるスタガ型ＴＦＴを表す要部切断側面図であ
る。
１ 透明絶縁性基板 ２ 透明導電膜 ２Ｓ ソース電極 ２Ｄ ドレイン電極 ３ オーミック・コンタクト層 ４ 絶縁膜 ５ 半導体層 ６ ゲート絶縁膜 ７ ゲート絶縁膜 ８ ゲート電極
Claims (2)
- 【請求項１】透明絶縁性基板上に形成された透明導電膜
からなり且つエッジが第一の間隙をおいて対向するソー
ス電極並びにドレイン電極と、 前記ソース電極上並びに前記ドレイン電極上にそれぞれ
形成され且つ対向するエッジで生成される第二の間隙が
そこに入り込む半導体層に段差切れを発生しない程度に
前記第一の間隙に比較して広く設定されてなるオーミッ
ク・コンタクト層と、 前記第一の間隙及び第二の間隙を埋め且つ両端が前記両
オーミック・コンタクト層上に積層され活性層として作
用する半導体層とを備えてなることを特徴とするスタガ
型薄膜トランジスタ。 - 【請求項２】透明絶縁性基板上に透明導電膜及びオーミ
ック・コンタクト層及び絶縁膜を積層成膜する工程と、 次いで、絶縁膜及びオーミック・コンタクト層及び透明
導電膜のパターニングを行ってエッジが第一の間隙を保
って対向する透明導電膜からなるソース電極及びドレイ
ン電極を形成すると共にエッジが所定間隙を保って対向
するオーミック・コンタクト層及び前記第一の間隙を埋
める半導体層が形成された際に段差切れを発生しない程
度に前記オーミック・コンタクト層の前記所定間隙を拡
大する為のマスクとなるようエッジが前記第一の間隙に
比較して広い間隙を保って対向する絶縁膜を形成する工
程と、 次いで、前記絶縁膜をマスクとして前記オーミック・コ
ンタクト層の再度のエッチングを行って前記所定間隙を
拡大して第二の間隙を生成させる工程と、 次いで、前記絶縁膜を除去してから両端が前記両オーミ
ック・コンタクト層上に積層され且つ前記第二の間隙及
び第一の間隙を埋めて活性層として作用する半導体層を
形成する工程とが含まれてなることを特徴とするスタガ
型薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13230392A JPH05326553A (ja) | 1992-05-25 | 1992-05-25 | スタガ型薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13230392A JPH05326553A (ja) | 1992-05-25 | 1992-05-25 | スタガ型薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326553A true JPH05326553A (ja) | 1993-12-10 |
Family
ID=15078149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13230392A Withdrawn JPH05326553A (ja) | 1992-05-25 | 1992-05-25 | スタガ型薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326553A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010226097A (ja) * | 2009-02-25 | 2010-10-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2011199264A (ja) * | 2010-02-26 | 2011-10-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016154249A (ja) * | 2010-02-19 | 2016-08-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017017344A (ja) * | 2010-01-22 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-05-25 JP JP13230392A patent/JPH05326553A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010226097A (ja) * | 2009-02-25 | 2010-10-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US8841661B2 (en) | 2009-02-25 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof |
| JP2019204972A (ja) * | 2009-02-25 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017017344A (ja) * | 2010-01-22 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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