JPH0541390A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0541390A JPH0541390A JP19513891A JP19513891A JPH0541390A JP H0541390 A JPH0541390 A JP H0541390A JP 19513891 A JP19513891 A JP 19513891A JP 19513891 A JP19513891 A JP 19513891A JP H0541390 A JPH0541390 A JP H0541390A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの製造方法に関し，寸法精
度の高いソース電極，ドレイン電極を有する薄膜トラン
ジスタの製造方法の提供を目的とする。 【構成】 透明絶縁性基板１上にゲート電極２，ゲート
絶縁膜３，動作半導体膜４がこの順に積層され，動作半
導体膜４上にソース電極7aとドレイン電極7bが絶縁膜５
を介して並んで配置された薄膜トランジスタの製造にお
いて，動作半導体膜４上に金属膜７を形成する工程と，
金属膜７に接してソース電極及びドレイン電極形成領域
を覆うマスク８を形成する工程と，マスク８をマスクに
して金属膜７をドライエッチングして除去し，ソース電
極7a及びドレイン電極7bを形成する工程を有し，ドライ
エッチングはエッチングガスとして塩素原子を含む塩素
系ガスとヘリウムガスの混合ガスを用い，ヘリウムガス
の流量を塩素系ガスの流量より多くするように構成す
る。
度の高いソース電極，ドレイン電極を有する薄膜トラン
ジスタの製造方法の提供を目的とする。 【構成】 透明絶縁性基板１上にゲート電極２，ゲート
絶縁膜３，動作半導体膜４がこの順に積層され，動作半
導体膜４上にソース電極7aとドレイン電極7bが絶縁膜５
を介して並んで配置された薄膜トランジスタの製造にお
いて，動作半導体膜４上に金属膜７を形成する工程と，
金属膜７に接してソース電極及びドレイン電極形成領域
を覆うマスク８を形成する工程と，マスク８をマスクに
して金属膜７をドライエッチングして除去し，ソース電
極7a及びドレイン電極7bを形成する工程を有し，ドライ
エッチングはエッチングガスとして塩素原子を含む塩素
系ガスとヘリウムガスの混合ガスを用い，ヘリウムガス
の流量を塩素系ガスの流量より多くするように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は，アクティブマトリック
ス駆動方式の液晶表示パネル等に使用する薄膜トランジ
スタの製造方法に関する。
ス駆動方式の液晶表示パネル等に使用する薄膜トランジ
スタの製造方法に関する。
【０００２】近年，薄膜トランジスタ（以下，ＴＦＴと
称する）は液晶表示パネル，エレクトロルミネッセンス
等の駆動素子として，使用されるようになった。このよ
うな液晶表示パネルは，例えば薄型の液晶テレビや情報
端末として使用されている。
称する）は液晶表示パネル，エレクトロルミネッセンス
等の駆動素子として，使用されるようになった。このよ
うな液晶表示パネルは，例えば薄型の液晶テレビや情報
端末として使用されている。
【０００３】ＴＦＴマトリックスにおいては，数十万箇
のＴＦＴが大面積にわたって配置され，それらを寸法精
度よく作製する必要がある。
のＴＦＴが大面積にわたって配置され，それらを寸法精
度よく作製する必要がある。
【０００４】
【従来の技術】図２(a) 〜(e) はこのようなＴＦＴを製
造する従来例を示す工程順断面図である。以下，これら
の図を参照しながら従来例について説明する。
造する従来例を示す工程順断面図である。以下，これら
の図を参照しながら従来例について説明する。
【０００５】図２(a) 参照 ガラス基板１上にゲート電極となるＴｉ膜２を形成す
る。次いで，全面にプラズマＣＶＤ法によりゲート絶縁
膜としてＳｉＮ膜３，動作半導体膜として非晶質Ｓｉ
（ａ−Ｓｉ）膜４，チャネル保護層としてＳｉＯ2 膜５
を連続成膜する。ａ−Ｓｉ膜に替えてｐ−Ｓｉ膜を形成
することもある。
る。次いで，全面にプラズマＣＶＤ法によりゲート絶縁
膜としてＳｉＮ膜３，動作半導体膜として非晶質Ｓｉ
（ａ−Ｓｉ）膜４，チャネル保護層としてＳｉＯ2 膜５
を連続成膜する。ａ−Ｓｉ膜に替えてｐ−Ｓｉ膜を形成
することもある。
【０００６】図２(b) 参照 ＳｉＯ2 膜５をエッチングしてゲート電極上にＳｉＯ2
膜５を残す。ＳｉＯ2 膜５はチャネル保護層となる。
膜５を残す。ＳｉＯ2 膜５はチャネル保護層となる。
【０００７】図２(c) 参照 全面にプラズマＣＶＤ法により，例えば燐（Ｐ）ドープ
のｎ+ 型ａ−Ｓｉ膜６を形成し，その上にＴｉ膜７をス
パッタ法により成膜する。
のｎ+ 型ａ−Ｓｉ膜６を形成し，その上にＴｉ膜７をス
パッタ法により成膜する。
【０００８】Ｔｉ膜７上にポジレジストを塗布し，ソー
ス・ドレイン電極形成領域を残すようにパターニングし
て，レジスト膜８を形成する。 図２(d), (e)参照 レジスト膜８をマスクにして容量結合型のドライエッチ
ング装置により，Ｔｉ膜７，ｎ+ 型ａ−Ｓｉ膜６，ａ−
Ｓｉ膜４を連続してエッチングし，ソース電極7a, ドレ
イン電極7bを形成する。この時，下地のＳｉＮ膜３に対
して選択性をもたすため，Ｃｌ2 ，ＢＣｌ3 等の塩素系
ガスを用いてエッチングする。
ス・ドレイン電極形成領域を残すようにパターニングし
て，レジスト膜８を形成する。 図２(d), (e)参照 レジスト膜８をマスクにして容量結合型のドライエッチ
ング装置により，Ｔｉ膜７，ｎ+ 型ａ−Ｓｉ膜６，ａ−
Ｓｉ膜４を連続してエッチングし，ソース電極7a, ドレ
イン電極7bを形成する。この時，下地のＳｉＮ膜３に対
して選択性をもたすため，Ｃｌ2 ，ＢＣｌ3 等の塩素系
ガスを用いてエッチングする。
【０００９】その後，有機溶剤を用いてレジスト膜８を
除去する。ところが，この従来法においては，ドライエ
ッチングの際，マスクとなるレジスト膜８がイオンダメ
ージを受けて変形し，Ｔｉ膜７との密着性が低下し，Ｔ
ｉ膜７のサイドエッチングが進み過ぎ，寸法精度の高い
ソース電極7a, ドレイン電極7bが形成できないといった
問題があった（図２(d) 参照）。
除去する。ところが，この従来法においては，ドライエ
ッチングの際，マスクとなるレジスト膜８がイオンダメ
ージを受けて変形し，Ｔｉ膜７との密着性が低下し，Ｔ
ｉ膜７のサイドエッチングが進み過ぎ，寸法精度の高い
ソース電極7a, ドレイン電極7bが形成できないといった
問題があった（図２(d) 参照）。
【００１０】レジスト膜８がイオンダメージを受けて変
形するのを避けるため，予めレジスト膜８のマスクに紫
外線を照射し，硬化処理を施すことも行われる。ところ
が，紫外線硬化を施されたレジストは，一般に除去する
のが困難になるという別の問題があるこのように，従来
法においては，ソース電極7a, ドレイン電極7bを寸法精
度よく形成することと，マスクとなるレジスト膜を容易
に除去することが両立し難いという問題があった。
形するのを避けるため，予めレジスト膜８のマスクに紫
外線を照射し，硬化処理を施すことも行われる。ところ
が，紫外線硬化を施されたレジストは，一般に除去する
のが困難になるという別の問題があるこのように，従来
法においては，ソース電極7a, ドレイン電極7bを寸法精
度よく形成することと，マスクとなるレジスト膜を容易
に除去することが両立し難いという問題があった。
【００１１】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，ソース電極, ドレイン電極を寸法精度よく形成
し，かつエッチングに用いたマスクを容易に除去できる
薄膜トランジスタの製造方法を提供することを目的とす
る。
鑑み，ソース電極, ドレイン電極を寸法精度よく形成
し，かつエッチングに用いたマスクを容易に除去できる
薄膜トランジスタの製造方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】図１(a) 〜(e) は実施例
を示す工程順断面図である。上記課題は，透明絶縁性基
板１上にゲート電極２，ゲート絶縁膜３，動作半導体膜
４がこの順に積層され，該動作半導体膜４上にソース電
極7aとドレイン電極7bが絶縁膜５を介して並んで配置さ
れた薄膜トランジスタの製造において，動作半導体膜４
上に金属膜７を形成する工程と，該金属膜７に接してソ
ース電極及びドレイン電極形成領域を覆うマスク８を形
成する工程と，該マスク８をマスクにして該金属膜７を
ドライエッチングして除去し，ソース電極7a及びドレイ
ン電極7bを形成する工程を有し，該ドライエッチングは
エッチングガスとして塩素原子を含む塩素系ガスとヘリ
ウムガスの混合ガスを用いる薄膜トランジスタの製造方
法によって解決される。
を示す工程順断面図である。上記課題は，透明絶縁性基
板１上にゲート電極２，ゲート絶縁膜３，動作半導体膜
４がこの順に積層され，該動作半導体膜４上にソース電
極7aとドレイン電極7bが絶縁膜５を介して並んで配置さ
れた薄膜トランジスタの製造において，動作半導体膜４
上に金属膜７を形成する工程と，該金属膜７に接してソ
ース電極及びドレイン電極形成領域を覆うマスク８を形
成する工程と，該マスク８をマスクにして該金属膜７を
ドライエッチングして除去し，ソース電極7a及びドレイ
ン電極7bを形成する工程を有し，該ドライエッチングは
エッチングガスとして塩素原子を含む塩素系ガスとヘリ
ウムガスの混合ガスを用いる薄膜トランジスタの製造方
法によって解決される。
【００１３】また，前記混合ガスは該ヘリウムガスの流
量を該塩素系ガスの流量より多くした混合ガスである薄
膜トランジスタの製造方法によって解決される。また，
前記金属膜７の形成は，直流スパッタ法により２Ｗ／cm
2 以下の放電パワーでチタン膜を堆積する薄膜トランジ
スタの製造方法によって解決される。
量を該塩素系ガスの流量より多くした混合ガスである薄
膜トランジスタの製造方法によって解決される。また，
前記金属膜７の形成は，直流スパッタ法により２Ｗ／cm
2 以下の放電パワーでチタン膜を堆積する薄膜トランジ
スタの製造方法によって解決される。
【００１４】
【作用】本発明では，エッチングガスとして塩素原子を
含む塩素系ガスとヘリウムガスの混合ガスを用いてい
る。このようなエッチングガスを用いれば，サイドエッ
チングが抑制される。また，紫外線硬化処理なしのレジ
ストマスクを使用することができるので，有機溶剤によ
る除去が容易となる。
含む塩素系ガスとヘリウムガスの混合ガスを用いてい
る。このようなエッチングガスを用いれば，サイドエッ
チングが抑制される。また，紫外線硬化処理なしのレジ
ストマスクを使用することができるので，有機溶剤によ
る除去が容易となる。
【００１５】何故，塩素系ガスとヘリウムガスの混合ガ
スを用いれば金属膜７のサイドエッチングが抑制される
のかその理由は必ずしも明らかではないが，ヘリウムガ
スは塩素系ガスに比べて熱伝導率が非常に大きいから，
ドライエッチング時に金属膜７から生じる熱をヘリウム
ガスが取り去り，マスク８の熱的ダメージを小さくする
のでマスク８と金属膜７との密着性が損なわれず，その
ためサイドエッチングが抑制されるものと推定される。
スを用いれば金属膜７のサイドエッチングが抑制される
のかその理由は必ずしも明らかではないが，ヘリウムガ
スは塩素系ガスに比べて熱伝導率が非常に大きいから，
ドライエッチング時に金属膜７から生じる熱をヘリウム
ガスが取り去り，マスク８の熱的ダメージを小さくする
のでマスク８と金属膜７との密着性が損なわれず，その
ためサイドエッチングが抑制されるものと推定される。
【００１６】また，この作用は，ヘリウムガスの流量を
塩素系ガスの流量より多くする時顕著である。また，金
属膜７の形成は，直流スパッタ法により２Ｗ／cm2 以下
の放電パワーでチタン膜を堆積すると，サイドエッチン
グの小さい異方性の強い金属膜が得られることが実験的
に示される。この作用は，放電パワーが0.6 〜１Ｗ／cm
2 の範囲の時顕著である。
塩素系ガスの流量より多くする時顕著である。また，金
属膜７の形成は，直流スパッタ法により２Ｗ／cm2 以下
の放電パワーでチタン膜を堆積すると，サイドエッチン
グの小さい異方性の強い金属膜が得られることが実験的
に示される。この作用は，放電パワーが0.6 〜１Ｗ／cm
2 の範囲の時顕著である。
【００１７】
【実施例】図１(a) 〜(e) は実施例を示す工程順断面図
であり，以下，これらの断面図を参照しながら，本発明
の実施例について説明する。
であり，以下，これらの断面図を参照しながら，本発明
の実施例について説明する。
【００１８】図１(a) 参照 透明絶縁性基板となるガラス基板１上に，スパッタ法に
よりゲート電極となる厚さが例えば５０nmのＴｉ膜２を
形成する。Ｔｉに替えてＴａ，Ｃｒを使用してもよい。
よりゲート電極となる厚さが例えば５０nmのＴｉ膜２を
形成する。Ｔｉに替えてＴａ，Ｃｒを使用してもよい。
【００１９】次いで，全面にプラズマＣＶＤ法によりゲ
ート絶縁膜として例えば厚さ 200nmのＳｉＮ膜３，動作
半導体膜として例えば厚さ１０nmのａ−Ｓｉ膜４，チャ
ネル保護層として例えば厚さ 150nmのＳｉＯ2 膜５を連
続成膜する。ａ−Ｓｉ膜に替えてｐ−Ｓｉ膜を形成して
もよい。
ート絶縁膜として例えば厚さ 200nmのＳｉＮ膜３，動作
半導体膜として例えば厚さ１０nmのａ−Ｓｉ膜４，チャ
ネル保護層として例えば厚さ 150nmのＳｉＯ2 膜５を連
続成膜する。ａ−Ｓｉ膜に替えてｐ−Ｓｉ膜を形成して
もよい。
【００２０】図１(b) 参照 ＳｉＯ2 膜５をエッチングしてゲート電極上にＳｉＯ2
膜５を残す。ＳｉＯ2 膜５はチャネル保護層となる。
膜５を残す。ＳｉＯ2 膜５はチャネル保護層となる。
【００２１】図１(c) 参照 全面にプラズマＣＶＤ法により，厚さが例えば４０nmの
燐（Ｐ）ドープｎ+ 型ａ−Ｓｉ膜６を形成する。ｎ+ 型
ａ−Ｓｉ膜６はコンタクト層となる。
燐（Ｐ）ドープｎ+ 型ａ−Ｓｉ膜６を形成する。ｎ+ 型
ａ−Ｓｉ膜６はコンタクト層となる。
【００２２】ｎ+ 型ａ−Ｓｉ膜６の上に，厚さが例えば
100nmのＴｉ膜７を直流スパッタ法により形成する。そ
の時，放電パワーは１Ｗ／cm2 ，圧力は５ mTorrとす
る。Ｔｉ膜７上に，ポジレジストを塗布し，それをパタ
ーニングしてソース・ドレイン形成領域を覆うレジスト
膜８を形成する。
100nmのＴｉ膜７を直流スパッタ法により形成する。そ
の時，放電パワーは１Ｗ／cm2 ，圧力は５ mTorrとす
る。Ｔｉ膜７上に，ポジレジストを塗布し，それをパタ
ーニングしてソース・ドレイン形成領域を覆うレジスト
膜８を形成する。
【００２３】紫外線照射による硬化処理は行わない。 図１(d) 参照 レジスト膜８をマスクにして容量結合型のドライエッチ
ング装置により，Ｔｉ膜７，ｎ+ 型ａ−Ｓｉ膜６，ａ−
Ｓｉ膜４を連続エッチングして,ソース電極7a, ドレイ
ン電極7bを形成する。
ング装置により，Ｔｉ膜７，ｎ+ 型ａ−Ｓｉ膜６，ａ−
Ｓｉ膜４を連続エッチングして,ソース電極7a, ドレイ
ン電極7bを形成する。
【００２４】エッチング条件は，エッチングガスとして
Ｃｌ2 ，ＢＣｌ3 ，Ｈｅの混合ガスを使用し，ガス流量
比をＣｌ2 ：ＢＣｌ3 ：Ｈｅ＝８０：２０：２００と
し，放電圧力を0.1 Torr, 放電パワーを１Ｗ／cm2 とす
る。
Ｃｌ2 ，ＢＣｌ3 ，Ｈｅの混合ガスを使用し，ガス流量
比をＣｌ2 ：ＢＣｌ3 ：Ｈｅ＝８０：２０：２００と
し，放電圧力を0.1 Torr, 放電パワーを１Ｗ／cm2 とす
る。
【００２５】図１(e) 参照 有機溶剤を用いて，レジスト膜８を除去する。このよう
にして，Ｔｉ膜７のサイドエッチングがほとんどない，
寸法精度の高いソース電極7a, ドレイン電極7bが形成さ
れた。
にして，Ｔｉ膜７のサイドエッチングがほとんどない，
寸法精度の高いソース電極7a, ドレイン電極7bが形成さ
れた。
【００２６】上の実施例では，エッチングガスとして塩
素原子を含む塩素系ガス（Ｃｌ2 , ＢＣｌ3 ）とヘリウ
ムガスの流量比を１：２としたが，ヘリウムガスの流量
を塩素系ガスの流量より多くすればサイドエッチング抑
制の効果が見られる。
素原子を含む塩素系ガス（Ｃｌ2 , ＢＣｌ3 ）とヘリウ
ムガスの流量比を１：２としたが，ヘリウムガスの流量
を塩素系ガスの流量より多くすればサイドエッチング抑
制の効果が見られる。
【００２７】また，Ｔｉ膜７を直流スパッタ法により形
成する時の放電パワーの大きさも堆積するＴｉ膜のサイ
ドエッチングに関係する。0.6 Ｗ／cm2 〜６Ｗ／cm2 の
放電パワー範囲を調べた結果によれば，0.6 Ｗ／cm2 〜
２Ｗ／cm2 の範囲においてサイドエッチング抑制の効果
が見られた。
成する時の放電パワーの大きさも堆積するＴｉ膜のサイ
ドエッチングに関係する。0.6 Ｗ／cm2 〜６Ｗ／cm2 の
放電パワー範囲を調べた結果によれば，0.6 Ｗ／cm2 〜
２Ｗ／cm2 の範囲においてサイドエッチング抑制の効果
が見られた。
【００２８】Ｔｉ膜７形成の直流スパッタ条件とエッチ
ングガスの条件を最適に組み合わせた場合，サイドエッ
チング抑制効果は特に大きくなる。
ングガスの条件を最適に組み合わせた場合，サイドエッ
チング抑制効果は特に大きくなる。
【００２９】
【発明の効果】以上説明したように，本発明によれば，
金属膜のエッチングを塩素系ガスとヘリウムガスの混合
ガスを用いて行うことにより，また，金属膜の形成は直
流スパッタ法により放電パワーを押さえてＴｉ膜を堆積
することにより，サイドエッチングを抑制して寸法精度
の高いソース・ドレイン電極を有する薄膜トランジスタ
を製造することができる。
金属膜のエッチングを塩素系ガスとヘリウムガスの混合
ガスを用いて行うことにより，また，金属膜の形成は直
流スパッタ法により放電パワーを押さえてＴｉ膜を堆積
することにより，サイドエッチングを抑制して寸法精度
の高いソース・ドレイン電極を有する薄膜トランジスタ
を製造することができる。
【００３０】しかも，紫外線硬化処理を行わないポジレ
ジスト膜をマスクとして用いることができるから，マス
クの除去は容易に行うことができる。
ジスト膜をマスクとして用いることができるから，マス
クの除去は容易に行うことができる。
【図１】(a) 〜(e) は実施例を示す工程順断面図であ
る。
る。
【図２】(a) 〜(e) は従来例を示す工程順断面図であ
る。
る。
１は基板であり透明絶縁性基板であってガラス基板 ２はＴｉ膜であッてゲート電極 ３はゲート絶縁膜であってＳｉＮ膜 ４は動作半導体膜であってａ−Ｓｉ膜 ５は絶縁膜でありチャネル保護層であってＳｉＯ2 膜 ６はコンタクト層であってｎ+ 型ａ−Ｓｉ膜 ７は金属膜であってＴｉ膜 7aはソース電極 7bはドレイン電極 ８はマスクでありレジスト膜であってポジレジスト膜
Claims (3)
- 【請求項１】 透明絶縁性基板(1) 上にゲート電極(2),
ゲート絶縁膜(3),動作半導体膜(4) がこの順に積層さ
れ，該動作半導体膜(4) 上にソース電極(7a)とドレイン
電極(7b)が絶縁膜(5) を介して並んで配置された薄膜ト
ランジスタの製造において， 動作半導体膜(4) 上に金属膜(7) を形成する工程と， 該金属膜(7) に接してソース電極及びドレイン電極形成
領域を覆うマスク(8)を形成する工程と， 該マスク(8) をマスクにして該金属膜(7) をドライエッ
チングして除去し，ソース電極(7a)及びドレイン電極(7
b)を形成する工程を有し， 該ドライエッチングはエッチングガスとして塩素原子を
含む塩素系ガスとヘリウムガスの混合ガスを用いること
を特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記混合ガスは該ヘリウムガスの流量を
該塩素系ガスの流量より多くした混合ガスであることを
特徴とする請求項１記載の薄膜トランジスタの製造方
法。 - 【請求項３】 前記金属膜(7) の形成は，直流スパッタ
法により２Ｗ／cm2 以下の放電パワーでチタン膜を堆積
することを特徴とする請求項１又は請求項２記載の薄膜
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19513891A JPH0541390A (ja) | 1991-08-05 | 1991-08-05 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19513891A JPH0541390A (ja) | 1991-08-05 | 1991-08-05 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541390A true JPH0541390A (ja) | 1993-02-19 |
Family
ID=16336090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19513891A Pending JPH0541390A (ja) | 1991-08-05 | 1991-08-05 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541390A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7629208B2 (en) | 2006-05-10 | 2009-12-08 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| JP2011119707A (ja) * | 2009-12-04 | 2011-06-16 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
-
1991
- 1991-08-05 JP JP19513891A patent/JPH0541390A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7629208B2 (en) | 2006-05-10 | 2009-12-08 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| US8222643B2 (en) | 2006-05-10 | 2012-07-17 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| US8482008B2 (en) | 2006-05-10 | 2013-07-09 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| JP2011119707A (ja) * | 2009-12-04 | 2011-06-16 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| CN102104049A (zh) * | 2009-12-04 | 2011-06-22 | 三星电子株式会社 | 薄膜晶体管阵列面板及其制造方法 |
| US8865528B2 (en) | 2009-12-04 | 2014-10-21 | Samsung Display Co., Ltd. | Thin film transistor substrate and the method thereof |
| US9443881B2 (en) | 2009-12-04 | 2016-09-13 | Samsung Display Co., Ltd. | Thin film transistor substrate and the method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |