JPH0618930A - アクティブマトリックス形液晶表示装置の製造方法 - Google Patents
アクティブマトリックス形液晶表示装置の製造方法Info
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- JPH0618930A JPH0618930A JP17728892A JP17728892A JPH0618930A JP H0618930 A JPH0618930 A JP H0618930A JP 17728892 A JP17728892 A JP 17728892A JP 17728892 A JP17728892 A JP 17728892A JP H0618930 A JPH0618930 A JP H0618930A
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- electrodes
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Abstract
(57)【要約】
【目的】 アクティブマトリックス形液晶表示装置の補
助容量に関し、工数の削減を目的とする。 【構成】 ガラス基板上に薄膜トランジスタと画素およ
び補助容量をマトリックス状に形成してなる表示装置に
おいて、補助容量が基板上にゲート電極と同時にパター
ン形成した弁作用金属からなる電極を一方の極とし、ゲ
ート絶縁膜を誘電体とするか、或いはこの電極の表面を
電解酸化して得た酸化膜を誘電体とし、画素電極を対極
として構成することを特徴としてアクティブマトリック
ス形液晶表示装置を構成する。
助容量に関し、工数の削減を目的とする。 【構成】 ガラス基板上に薄膜トランジスタと画素およ
び補助容量をマトリックス状に形成してなる表示装置に
おいて、補助容量が基板上にゲート電極と同時にパター
ン形成した弁作用金属からなる電極を一方の極とし、ゲ
ート絶縁膜を誘電体とするか、或いはこの電極の表面を
電解酸化して得た酸化膜を誘電体とし、画素電極を対極
として構成することを特徴としてアクティブマトリック
ス形液晶表示装置を構成する。
Description
【０００１】
【産業上の利用分野】本発明は補助容量の製造工数を削
減したアクティブマトリックス形液晶表示装置の製造方
法に関する。
減したアクティブマトリックス形液晶表示装置の製造方
法に関する。
【０００２】液晶表示装置には単純マトリックス形とア
クティブマトリックス形とがあり、用途によりそれぞれ
使い分けされているが、アクティブマトリックス形は薄
膜トランジスタを各画素に備えており、特定の画素を選
択する時にそのトランジスタをＯＮさせ、それ以外はＯ
ＦＦにしておくことから、走査線の数が多くてもクロス
トークを抑制することができ、高いコントラスト比を得
ることができる。
クティブマトリックス形とがあり、用途によりそれぞれ
使い分けされているが、アクティブマトリックス形は薄
膜トランジスタを各画素に備えており、特定の画素を選
択する時にそのトランジスタをＯＮさせ、それ以外はＯ
ＦＦにしておくことから、走査線の数が多くてもクロス
トークを抑制することができ、高いコントラスト比を得
ることができる。
【０００３】そのため、大面積表示用に適し、実用化が
進められている。
進められている。
【０００４】
【従来の技術】図４はアクティブマトリックス形液晶表
示装置の等価回路を示しており、また、図５は薄膜トラ
ンジスタ（ＴＦＴ）と画素および補助容量の配置を示す
正面図である。
示装置の等価回路を示しており、また、図５は薄膜トラ
ンジスタ（ＴＦＴ）と画素および補助容量の配置を示す
正面図である。
【０００５】すなわち、複数のゲートバス１と複数のド
レインバス２とがそれぞれ直交し、その交差部に薄膜ト
ランジスタ（ＴＦＴ）３があり、このＴＦＴ３のソース
電極４に容量５と補助容量６が並列に配列する構造をと
る。
レインバス２とがそれぞれ直交し、その交差部に薄膜ト
ランジスタ（ＴＦＴ）３があり、このＴＦＴ３のソース
電極４に容量５と補助容量６が並列に配列する構造をと
る。
【０００６】すなわち、ＴＦＴのソース電極４は画素７
を構成する一方の透明電極８と回路接続しているが、画
素７は透明電極８を電極とし、他のガラス基板上に形成
した透明電極との間に液晶を介在させて構成されるの
で、静電容量を有しており、電気的に容量５として示す
ことができる。
を構成する一方の透明電極８と回路接続しているが、画
素７は透明電極８を電極とし、他のガラス基板上に形成
した透明電極との間に液晶を介在させて構成されるの
で、静電容量を有しており、電気的に容量５として示す
ことができる。
【０００７】然し、この容量５だけでは静電容量が不足
し、ＴＦＴ３のスイッチング動作に当たって画面のちら
つき（フリッカ）や残像（焼きつき）を生ずると云う問
題がある。
し、ＴＦＴ３のスイッチング動作に当たって画面のちら
つき（フリッカ）や残像（焼きつき）を生ずると云う問
題がある。
【０００８】そこで、補助容量５の付加が必要であり、
ガラス基板上に補助容量電極９を形成し、ガラス基板上
に形成してある絶縁膜を誘電体と、透明電極８と対向さ
せて補助容量６を構成している。
ガラス基板上に補助容量電極９を形成し、ガラス基板上
に形成してある絶縁膜を誘電体と、透明電極８と対向さ
せて補助容量６を構成している。
【０００９】図３は逆スタッガー型ＴＦＴと画素と補助
容量の従来構造を示す断面図であり、次の工程により作
られている。すなわち、硼珪酸ガラスなどよりなり、厚
さが約１mmのガラス基板11の上に、アルミニウム(Al)や
タンタル(Ta)のような金属を約100nm の厚さに形成した
後、写真蝕刻技術（フォトリソグラフィ) を用いて選択
エッチングを行い、ゲート電極12と補助容量電極13を形
成する。
容量の従来構造を示す断面図であり、次の工程により作
られている。すなわち、硼珪酸ガラスなどよりなり、厚
さが約１mmのガラス基板11の上に、アルミニウム(Al)や
タンタル(Ta)のような金属を約100nm の厚さに形成した
後、写真蝕刻技術（フォトリソグラフィ) を用いて選択
エッチングを行い、ゲート電極12と補助容量電極13を形
成する。
【００１０】次に、プラズマＣＶＤ法により窒化シリコ
ン（Si3Nx ) のような絶縁物を約400nm の厚さに被覆し
てゲート絶縁膜14を形成する。次に、この上に先と同様
にプラズマＣＶＤ法などにより動作層15として働く非晶
質シリコン膜（以下a-Si膜）とSi3Nx 膜を形成し、Si3N
x 膜は写真蝕刻技術を用いてパターンニングし、チャネ
ル保護膜16を形成する。
ン（Si3Nx ) のような絶縁物を約400nm の厚さに被覆し
てゲート絶縁膜14を形成する。次に、この上に先と同様
にプラズマＣＶＤ法などにより動作層15として働く非晶
質シリコン膜（以下a-Si膜）とSi3Nx 膜を形成し、Si3N
x 膜は写真蝕刻技術を用いてパターンニングし、チャネ
ル保護膜16を形成する。
【００１１】次に、プラズマＣＶＤ法によりｎ型不純物
を添加した非晶質シリコン膜（ｎ+a-Si膜）17と密着を
助けるためのTi膜18とAl膜とを形成し、先と同様に写真
蝕刻技術を用いてパターンニングを行なうことにより図
示を省略したドレインバスラインに続くドレイン電極19
とソース電極20を形成する。
を添加した非晶質シリコン膜（ｎ+a-Si膜）17と密着を
助けるためのTi膜18とAl膜とを形成し、先と同様に写真
蝕刻技術を用いてパターンニングを行なうことにより図
示を省略したドレインバスラインに続くドレイン電極19
とソース電極20を形成する。
【００１２】次に、この上にプラズマＣＶＤ法により保
護膜21を形成した後、画素形成部の保護膜21をエッチン
グして窓開けし、酸化錫（SnO2) と酸化インジウム(In2
O3)の固溶体( 略称ＩＴＯ）よりなる透明導電膜をスパ
ッタ法などで形成した後、写真蝕刻技術を用いてパター
ンニングを行い、透明電極８をパターン形成することに
より画素と補助容量が完成している。
護膜21を形成した後、画素形成部の保護膜21をエッチン
グして窓開けし、酸化錫（SnO2) と酸化インジウム(In2
O3)の固溶体( 略称ＩＴＯ）よりなる透明導電膜をスパ
ッタ法などで形成した後、写真蝕刻技術を用いてパター
ンニングを行い、透明電極８をパターン形成することに
より画素と補助容量が完成している。
【００１３】このようにしてＴＦＴは作られているが、
補助容量はガラス基板11の上にゲート電極12と同時に形
成した補助容量電極13を一方の電極とし、ゲート絶縁膜
14と保護膜21を誘電体とし、透明電極８を対極として構
成されている。
補助容量はガラス基板11の上にゲート電極12と同時に形
成した補助容量電極13を一方の電極とし、ゲート絶縁膜
14と保護膜21を誘電体とし、透明電極８を対極として構
成されている。
【００１４】こゝで、先に記したように、画面のちらつ
きや残像を無くするためには補助容量は大きい方が望ま
しいが、補助容量電極は画素の下に形成してあるため
に、この電極はむしろ縮小することが好ましい。
きや残像を無くするためには補助容量は大きい方が望ま
しいが、補助容量電極は画素の下に形成してあるため
に、この電極はむしろ縮小することが好ましい。
【００１５】
【発明が解決しようとする課題】ＴＦＴを使用するアク
ティブマトリックス形液晶表示装置においてはＴＦＴの
スイッチング動作の際に画面のちらつきや残像を無くす
るために補助容量を画素の下に設けているが、電気的に
は静電容量は従来よりも大きいことが望ましく、一方、
画像表示の面からは補助容量電極の大きさを小さくして
有効表示面積（開口率）を向上することが必要である。
ティブマトリックス形液晶表示装置においてはＴＦＴの
スイッチング動作の際に画面のちらつきや残像を無くす
るために補助容量を画素の下に設けているが、電気的に
は静電容量は従来よりも大きいことが望ましく、一方、
画像表示の面からは補助容量電極の大きさを小さくして
有効表示面積（開口率）を向上することが必要である。
【００１６】
【課題を解決するための手段】上記の課題はガラス基板
上に薄膜トランジスタと画素および補助容量をマトリッ
クス状に形成してなる表示装置において、補助容量が基
板上にゲート電極と同時にパターン形成した弁作用金属
からなる電極を一方の極とし、ゲート絶縁膜を誘電体と
するか、或いはこの電極の表面を電解酸化して得た酸化
膜を誘電体とし、画素電極を対極として構成することを
特徴としてアクティブマトリックス形液晶表示装置を構
成することにより解決することができる。
上に薄膜トランジスタと画素および補助容量をマトリッ
クス状に形成してなる表示装置において、補助容量が基
板上にゲート電極と同時にパターン形成した弁作用金属
からなる電極を一方の極とし、ゲート絶縁膜を誘電体と
するか、或いはこの電極の表面を電解酸化して得た酸化
膜を誘電体とし、画素電極を対極として構成することを
特徴としてアクティブマトリックス形液晶表示装置を構
成することにより解決することができる。
【００１７】
【作用】先に記したようにアクティブマトリックス形の
液晶表示においては高画質化のために補助容量の付加が
必要であり、必要とする静電容量はＴＦＴのゲート容量
と画素容量から決められる。
液晶表示においては高画質化のために補助容量の付加が
必要であり、必要とする静電容量はＴＦＴのゲート容量
と画素容量から決められる。
【００１８】例えば、ゲート長が10μm ，ゲート幅20μ
m のＴＦＴを用い、画素電極の大きさを255 ×90μm と
する場合、画素の下にパターン形成されている補助容量
電極として50×90μm 程度のものが用いられている。
m のＴＦＴを用い、画素電極の大きさを255 ×90μm と
する場合、画素の下にパターン形成されている補助容量
電極として50×90μm 程度のものが用いられている。
【００１９】こゝで、従来の補助容量の誘電体は図３に
示すようにゲート絶縁膜14と保護膜21との二層構造をと
り、厚さが約700nm のSi3Nx を用いて形成されている。
そこで、発明者は誘電体の膜厚を減らすことにより補助
容量の小形大容量化を行なうものであり、次の何れかの
方法をとる。 補助容量の誘電体をゲート絶縁膜のみで形成する。 補助容量電極をAlで形成し、誘電体としてはAlを電
解酸化して得た酸化アルミニウム皮膜を使用する。
示すようにゲート絶縁膜14と保護膜21との二層構造をと
り、厚さが約700nm のSi3Nx を用いて形成されている。
そこで、発明者は誘電体の膜厚を減らすことにより補助
容量の小形大容量化を行なうものであり、次の何れかの
方法をとる。 補助容量の誘電体をゲート絶縁膜のみで形成する。 補助容量電極をAlで形成し、誘電体としてはAlを電
解酸化して得た酸化アルミニウム皮膜を使用する。
【００２０】本発明はＴＦＴの駆動が低電圧で行なわれ
るために補助容量が必ずしも高い絶縁破壊電圧を必要と
しない点に着目してなされたもので、これにより補助容
量電極の大きさを減少することができる。
るために補助容量が必ずしも高い絶縁破壊電圧を必要と
しない点に着目してなされたもので、これにより補助容
量電極の大きさを減少することができる。
【００２１】
実施例１（請求項１関連，図１に対応） 図１は本発明の実施法を示す断面図である。
【００２２】すなわち、ガラス基板11の上にスパッタ法
を用いてAlを100nm の厚さに形成した後、写真蝕刻技術
を用い、ゲート電極12はゲート長10μm , ゲート幅20μ
m の寸法で、また、補助容量電極13は幅25μm , 長さ90
μm の寸法にパターン形成した。
を用いてAlを100nm の厚さに形成した後、写真蝕刻技術
を用い、ゲート電極12はゲート長10μm , ゲート幅20μ
m の寸法で、また、補助容量電極13は幅25μm , 長さ90
μm の寸法にパターン形成した。
【００２３】次に、これらのパターンを含む基板上にゲ
ート絶縁膜14として、基板温度を350 ℃に保つ高温プラ
ズマＣＶＤ法によりSi3Nx を350nm の厚さに形成し、次
に従来と同様にa-Si膜よりなる動作層15, チャネル保護
膜16,n+a-Si膜17, Ti膜18，Al膜と順次に膜形成し、写
真蝕刻技術を用いてゲート絶縁膜14の上までドライエッ
チングを行い、ドレイン電極19, ソース電極20および、
図示していないバスラインをパターン形成する。
ート絶縁膜14として、基板温度を350 ℃に保つ高温プラ
ズマＣＶＤ法によりSi3Nx を350nm の厚さに形成し、次
に従来と同様にa-Si膜よりなる動作層15, チャネル保護
膜16,n+a-Si膜17, Ti膜18，Al膜と順次に膜形成し、写
真蝕刻技術を用いてゲート絶縁膜14の上までドライエッ
チングを行い、ドレイン電極19, ソース電極20および、
図示していないバスラインをパターン形成する。
【００２４】次に、基板上にSi3Nx を基板温度を200 ℃
に保つ低温プラズマＣＶＤ法により350nm の厚さに形成
して保護膜21を形成するが、これまでは従来の工程と変
わらない。
に保つ低温プラズマＣＶＤ法により350nm の厚さに形成
して保護膜21を形成するが、これまでは従来の工程と変
わらない。
【００２５】すなわち、画素形成部はガラス基板11の上
に補助容量電極13があり、この上にSi3Nx よりなるゲー
ト絶縁膜14と保護膜21が積層されている。次に、基板上
の全域にレジストを被覆した後、画素電極形成領域のみ
を窓開けし、次の条件でプラズマエッチングを行い、低
温で形成されており、エッチングされ易い保護膜21のみ
を除いた。
に補助容量電極13があり、この上にSi3Nx よりなるゲー
ト絶縁膜14と保護膜21が積層されている。次に、基板上
の全域にレジストを被覆した後、画素電極形成領域のみ
を窓開けし、次の条件でプラズマエッチングを行い、低
温で形成されており、エッチングされ易い保護膜21のみ
を除いた。
【００２６】エッチャント：CF4 とO2（構成比１：0.1) 総流量 ：500 sccm ガス圧 ：20 Pa μ波電力 ：800 Ｗ 次に、スパッタ法によりＩＴＯを100nm の厚さに形成
し、写真蝕刻技術を用いて透明電極８を形成した。
し、写真蝕刻技術を用いて透明電極８を形成した。
【００２７】すなわち、従来の補助容量の膜厚が700nm
であるため、補助容量電極13として50×90μm の面積が
必要であったが、膜厚を1/2 にすることにより面積を25
×90μm に小形化することができ、これにより開口率を
向上することができる。
であるため、補助容量電極13として50×90μm の面積が
必要であったが、膜厚を1/2 にすることにより面積を25
×90μm に小形化することができ、これにより開口率を
向上することができる。
【００２８】なお、ゲート絶縁膜がこの例のように単一
膜で構成する代わりに複合膜例えばSi3N4/SiO2で形成さ
れている場合もあるが、この場合は保護膜21を除く際に
同時にゲート絶縁膜の上層を除くと効果的である。 実施例２：（（請求項２関連，図２に対応） 図２は本発明の実施法を示す断面図である。
膜で構成する代わりに複合膜例えばSi3N4/SiO2で形成さ
れている場合もあるが、この場合は保護膜21を除く際に
同時にゲート絶縁膜の上層を除くと効果的である。 実施例２：（（請求項２関連，図２に対応） 図２は本発明の実施法を示す断面図である。
【００２９】すなわち、ガラス基板11の上にスパッタ法
を用いてAlを500nm の厚さに形成した後、写真蝕刻技術
を用い、ゲート電極12はゲート長10μm , ゲート幅20μ
m の寸法で、また、補助容量電極13は幅５μm , 長さ90
μm の寸法にパターン形成した。
を用いてAlを500nm の厚さに形成した後、写真蝕刻技術
を用い、ゲート電極12はゲート長10μm , ゲート幅20μ
m の寸法で、また、補助容量電極13は幅５μm , 長さ90
μm の寸法にパターン形成した。
【００３０】次に、これらのパターンを含む基板上にゲ
ート絶縁膜14として、基板温度を350 ℃に保つ高温プラ
ズマＣＶＤ法によりSi3Nx を350nm の厚さに形成し、次
に従来と同様にa-Si膜よりなる動作層15, チャネル保護
膜16,n+a-Si膜17, Ti膜18，Al 膜と順次に膜形成し、写
真蝕刻技術を用いてゲート絶縁膜14の上までドライエッ
チングを行い、ドレイン電極19, ソース電極20および、
図示していないバスラインをパターン形成する。
ート絶縁膜14として、基板温度を350 ℃に保つ高温プラ
ズマＣＶＤ法によりSi3Nx を350nm の厚さに形成し、次
に従来と同様にa-Si膜よりなる動作層15, チャネル保護
膜16,n+a-Si膜17, Ti膜18，Al 膜と順次に膜形成し、写
真蝕刻技術を用いてゲート絶縁膜14の上までドライエッ
チングを行い、ドレイン電極19, ソース電極20および、
図示していないバスラインをパターン形成する。
【００３１】次に、基板上にSi3Nx を基板温度を200 ℃
に保つ低温プラズマＣＶＤ法により350nm の厚さに形成
して保護膜21を形成するが、これまでは従来の工程と変
わらない。
に保つ低温プラズマＣＶＤ法により350nm の厚さに形成
して保護膜21を形成するが、これまでは従来の工程と変
わらない。
【００３２】すなわち、画素形成部はガラス基板11の上
に補助容量電極13があり、この上にSi3Nx よりなるゲー
ト絶縁膜14と保護膜21が積層されている。次に、基板上
の全域にレジストを被覆した後、画素電極形成領域のみ
を窓開けし、次の条件で反応性イオンエッチング( 略称
ＲＩＥ）を行い、保護膜21とゲート絶縁膜14を除き、Al
よりなる補助容量電極13を露出させた。
に補助容量電極13があり、この上にSi3Nx よりなるゲー
ト絶縁膜14と保護膜21が積層されている。次に、基板上
の全域にレジストを被覆した後、画素電極形成領域のみ
を窓開けし、次の条件で反応性イオンエッチング( 略称
ＲＩＥ）を行い、保護膜21とゲート絶縁膜14を除き、Al
よりなる補助容量電極13を露出させた。
【００３３】エッチャント：SF6 流量 ：200 sccm ガス圧 ：2.6 Pa 電力 ：800 Ｗ 次に、硼酸アンモン[(NH4)3BO3] の３％水溶液を電解液
とし、露出しているAlを陽極とし、白金(Pt)板を陰極と
し、定電流化成を行なって150 Ｖまで電圧を上昇せし
め、10分間そのまゝの電圧に保持してAlよりなる補助容
量電極13の表面を酸化アルミニウム( γ´Al203)23に変
換させた。
とし、露出しているAlを陽極とし、白金(Pt)板を陰極と
し、定電流化成を行なって150 Ｖまで電圧を上昇せし
め、10分間そのまゝの電圧に保持してAlよりなる補助容
量電極13の表面を酸化アルミニウム( γ´Al203)23に変
換させた。
【００３４】こゝで、酸化アルミニウム23の成長速度は
約14Å／Ｖであるので、200nm の厚さのAl酸化膜が成長
しており、この比誘電率は約９であるために静電容量は
従来の厚さが700nm のSi3Nx を用い、補助容量電極の大
きさが50×90μm のものと等価となる。
約14Å／Ｖであるので、200nm の厚さのAl酸化膜が成長
しており、この比誘電率は約９であるために静電容量は
従来の厚さが700nm のSi3Nx を用い、補助容量電極の大
きさが50×90μm のものと等価となる。
【００３５】すなわち、補助容量電極の大きさを1/10に
小形化することができ、開口率を向上することができ
た。なお、最近開口率を向上する方法としてゲートバス
ラインの一部を補助容量電極として使用する提案もなさ
れているが、この場合にも同様にこの方法を適用するこ
とができる。
小形化することができ、開口率を向上することができ
た。なお、最近開口率を向上する方法としてゲートバス
ラインの一部を補助容量電極として使用する提案もなさ
れているが、この場合にも同様にこの方法を適用するこ
とができる。
【００３６】
【発明の効果】本発明の実施により補助容量の小形化を
実現することができ、これにより開口率の向上が可能と
なる。
実現することができ、これにより開口率の向上が可能と
なる。
【図１】本発明に係る補助容量とＴＦＴの断面図であ
る。
る。
【図２】本発明に係る別の補助容量とＴＦＴの断面図で
ある。
ある。
【図３】ＴＦＴと画素と補助容量の従来構造を示す断面
図である。
図である。
【図４】アクティブマトリックス形液晶表示装置の等価
回路である。
回路である。
【図５】ＴＦＴと画素および補助容量の配置を示す正面
図である。
図である。
３ ＴＦＴ ４ ソース電極 ６ 補助容量 ７ 画素 ８ 透明電極 ９,13 補助容量電極 11 ガラス基板 12 ゲート電極 14 ゲート絶縁膜 21 保護膜 23 酸化アルミニウム
Claims (2)
- 【請求項１】 ガラス基板上に薄膜トランジスタと画素
および補助容量をマトリックス状に形成してなる表示装
置において、該補助容量が前記基板上にゲート電極と同
時にパターン形成した補助容量電極を一方の極とし、ゲ
ート絶縁膜を誘電体とし、画素電極を対極として構成す
ることを特徴とするアクティブマトリックス形液晶表示
装置の製造方法。 - 【請求項２】 ガラス基板上に薄膜トランジスタと画素
および補助容量をマトリックス状に形成してなる表示装
置において、該補助容量が前記基板上にゲート電極と同
時にパターン形成した弁作用金属よりなる補助容量電極
を一方の極とし、該電極の表面を電解酸化して得た酸化
膜を誘電体とし、画素電極を対極として構成することを
特徴とするアクティブマトリックス形液晶表示装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17728892A JP3265622B2 (ja) | 1992-07-06 | 1992-07-06 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17728892A JP3265622B2 (ja) | 1992-07-06 | 1992-07-06 | 液晶表示装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001315963A Division JP2002182247A (ja) | 2001-10-12 | 2001-10-12 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0618930A true JPH0618930A (ja) | 1994-01-28 |
| JP3265622B2 JP3265622B2 (ja) | 2002-03-11 |
Family
ID=16028406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17728892A Expired - Lifetime JP3265622B2 (ja) | 1992-07-06 | 1992-07-06 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265622B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012273A (en) * | 1986-05-12 | 1991-04-30 | Asahi Kogaku Kogyo Kabushiki Kaisha | Lens shutter type of camera including zoom lens |
| US5016032A (en) * | 1986-05-12 | 1991-05-14 | Asahi Kogaku Kogyo Kabushiki Kaisha | Lens shutter camera including zoom lens |
| US6293441B1 (en) | 1998-09-11 | 2001-09-25 | Yoshino Kogyosho Co., Ltd. | Trigger type liquid spray container for operation in both upright and inverted positions |
| US6370331B1 (en) | 1999-06-04 | 2002-04-09 | Olympus Optical Co., Ltd. | Photometry/distance measuring unit |
| JP2006133769A (ja) * | 2004-10-26 | 2006-05-25 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| JP2021103306A (ja) * | 2005-12-26 | 2021-07-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-07-06 JP JP17728892A patent/JP3265622B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012273A (en) * | 1986-05-12 | 1991-04-30 | Asahi Kogaku Kogyo Kabushiki Kaisha | Lens shutter type of camera including zoom lens |
| US5016032A (en) * | 1986-05-12 | 1991-05-14 | Asahi Kogaku Kogyo Kabushiki Kaisha | Lens shutter camera including zoom lens |
| US6293441B1 (en) | 1998-09-11 | 2001-09-25 | Yoshino Kogyosho Co., Ltd. | Trigger type liquid spray container for operation in both upright and inverted positions |
| AU760767B2 (en) * | 1998-09-11 | 2003-05-22 | Yoshino Kogyosho Co., Ltd. | Trigger type liquid spray container for operation in both upright and inverted positions |
| US6370331B1 (en) | 1999-06-04 | 2002-04-09 | Olympus Optical Co., Ltd. | Photometry/distance measuring unit |
| JP2006133769A (ja) * | 2004-10-26 | 2006-05-25 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| US8207534B2 (en) | 2004-10-26 | 2012-06-26 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| US8288771B2 (en) | 2004-10-26 | 2012-10-16 | Samsung Electonics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| US8455277B2 (en) | 2004-10-26 | 2013-06-04 | Samsung Display Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| JP2021103306A (ja) * | 2005-12-26 | 2021-07-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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