JPH01209764A - 薄膜トランジスタとその製法 - Google Patents
薄膜トランジスタとその製法Info
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- JPH01209764A JPH01209764A JP63033975A JP3397588A JPH01209764A JP H01209764 A JPH01209764 A JP H01209764A JP 63033975 A JP63033975 A JP 63033975A JP 3397588 A JP3397588 A JP 3397588A JP H01209764 A JPH01209764 A JP H01209764A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は薄膜トランジスタに関し、特にアクティブマト
リックスを形成するのに適した電界効果型薄膜トランジ
スタに関する。
リックスを形成するのに適した電界効果型薄膜トランジ
スタに関する。
［従来の技術］
液晶、ＥＬ、プラズマ等を用いた表示装置に駆動回路を
組み込むため、ガラス等の透明基板上に薄膜トランジス
タ（ＴＰＴ）を形成したアクティブマトリクスが知られ
ている。このような薄膜トランジスタはガラス基板上に
比較的低温で歩留まり良く作れることが望まれる。アモ
ルファスシリコンの薄膜トランジスタは本質的に高い可
能性を有しているが、未だ問題も多い。
組み込むため、ガラス等の透明基板上に薄膜トランジス
タ（ＴＰＴ）を形成したアクティブマトリクスが知られ
ている。このような薄膜トランジスタはガラス基板上に
比較的低温で歩留まり良く作れることが望まれる。アモ
ルファスシリコンの薄膜トランジスタは本質的に高い可
能性を有しているが、未だ問題も多い。
第４図は薄膜トランジスタの例の断面図である。
液晶表示装置（ＬＣＤ）に用いられる場合を例に説明す
る。１はガラス基板であり液晶を挾む一方の基板となる
。この上にアモルファスシリコンや多結晶シリコンの電
界効果トランジスタを形成する。２はＣｒ、Ｍｏ、Ｔａ
等の金属膜であり、この上に絶縁膜３を形成する。現在
膜も多く用いられている絶縁材料はＳｉＯ２，Ｔａ２０
５等である。４１は半導体膜でアモルファスシリコン、
多結晶シリコン等が使用される。６はＣｒ ／ Ａ １
。
る。１はガラス基板であり液晶を挾む一方の基板となる
。この上にアモルファスシリコンや多結晶シリコンの電
界効果トランジスタを形成する。２はＣｒ、Ｍｏ、Ｔａ
等の金属膜であり、この上に絶縁膜３を形成する。現在
膜も多く用いられている絶縁材料はＳｉＯ２，Ｔａ２０
５等である。４１は半導体膜でアモルファスシリコン、
多結晶シリコン等が使用される。６はＣｒ ／ Ａ １
。
Ｍｏ／Ａ１．Ａ１．Ａｕ等の金属膜で相互接続用の電極
を形成する。４２は半導体膜４１とｑ４極６のオーム性
接触を促すためのもので、金属膜６と半導体膜４１との
間に整流性接触が生じないように選択される。アモルフ
ァスシリコンの場合リン添加のアモルファスシリコンが
用いられる。７は画素電極膜であり、酸化インジウムＩ
ｎ２Ｏ３゜酸化１８ Ｓ ｎ Ｏ２あるいはその混合物
により形成されている。これをトランジスタの電極で説
明すると２がゲートｔｔａｉ、 ６がドレインｔ［ｉソ
ース電極である（ソースとトレインのは互いに交換でき
る）、このような薄膜トランジスタ（ＴＰＴ）をアレー
状に用いてマトリックスＬＣＤを表示させている。
を形成する。４２は半導体膜４１とｑ４極６のオーム性
接触を促すためのもので、金属膜６と半導体膜４１との
間に整流性接触が生じないように選択される。アモルフ
ァスシリコンの場合リン添加のアモルファスシリコンが
用いられる。７は画素電極膜であり、酸化インジウムＩ
ｎ２Ｏ３゜酸化１８ Ｓ ｎ Ｏ２あるいはその混合物
により形成されている。これをトランジスタの電極で説
明すると２がゲートｔｔａｉ、 ６がドレインｔ［ｉソ
ース電極である（ソースとトレインのは互いに交換でき
る）、このような薄膜トランジスタ（ＴＰＴ）をアレー
状に用いてマトリックスＬＣＤを表示させている。
［発明が解決しようとする問題点］
上述のような薄膜トランジスタには、欠陥が発生しやす
い、その理由は、ソース、ゲート間で絶縁破壊しやすい
ためと、絶縁膜と半導体膜とが同−形成方法例えばプラ
ズマＣＶＤにて形成されるが、絶縁膜形成時に欠陥が発
生すると、それが消滅せず、そのまま絶縁膜内に残り、
さらに半導体にも引き継がれ易いためと思われる。
い、その理由は、ソース、ゲート間で絶縁破壊しやすい
ためと、絶縁膜と半導体膜とが同−形成方法例えばプラ
ズマＣＶＤにて形成されるが、絶縁膜形成時に欠陥が発
生すると、それが消滅せず、そのまま絶縁膜内に残り、
さらに半導体にも引き継がれ易いためと思われる。
［問題点を解決するために行った解析］薄膜トランジス
タ（ＴＰＴ）アレイはその上に配向膜を形成したのち、
対向ＩＥ＠を形成したもう一枚の基板との間に液晶を封
入することによりアクティブマトリックス液晶表示装置
（ＬＣＤ）となる、液晶を一定方向に配向させるための
配向膜としては、ポリイミド樹脂等で薄膜を形成し、そ
の上を布等で一定方向に擦る（ラビングする）ことが−
船釣である。その配向原理には不明な点が多く明確にな
っていないが、この事実は良く知られていて現在液晶デ
イスプレィの製作に広く用いられている。薄膜トランジ
スタ（ＴＰＴ）の上にも配向膜を形成後、布等でラビン
グする必要があるが、この時摩擦により帯電しソース・
ゲート間で絶縁破壊することが多い、その結果ソース・
ゲートの短絡を発生する。そのためこの短絡の発生した
ゲート線とソース線に接続された全てのトランジスタは
常にＯＦＦとなってしまう、この短絡発生は全面に起こ
るのではなく一部の膜質あるいは膜厚め不良部分に発生
する。
タ（ＴＰＴ）アレイはその上に配向膜を形成したのち、
対向ＩＥ＠を形成したもう一枚の基板との間に液晶を封
入することによりアクティブマトリックス液晶表示装置
（ＬＣＤ）となる、液晶を一定方向に配向させるための
配向膜としては、ポリイミド樹脂等で薄膜を形成し、そ
の上を布等で一定方向に擦る（ラビングする）ことが−
船釣である。その配向原理には不明な点が多く明確にな
っていないが、この事実は良く知られていて現在液晶デ
イスプレィの製作に広く用いられている。薄膜トランジ
スタ（ＴＰＴ）の上にも配向膜を形成後、布等でラビン
グする必要があるが、この時摩擦により帯電しソース・
ゲート間で絶縁破壊することが多い、その結果ソース・
ゲートの短絡を発生する。そのためこの短絡の発生した
ゲート線とソース線に接続された全てのトランジスタは
常にＯＦＦとなってしまう、この短絡発生は全面に起こ
るのではなく一部の膜質あるいは膜厚め不良部分に発生
する。
［問題点を解決するための手段］
本発明によれば、絶縁膜を積層構造とする。
その積層構造は異なる材料で、異なった成膜方法で形成
するのが好ましい、。
するのが好ましい、。
［実施例］
第１図に薄膜トランジスタの断面図を示す、ガラス基板
１上にＭ ｏ ／ Ｃｒの２層２１．２２を第１ゲート
を極層、第２ゲート電極層として形成しパターニングを
行い、ゲートバス２を形成した。
１上にＭ ｏ ／ Ｃｒの２層２１．２２を第１ゲート
を極層、第２ゲート電極層として形成しパターニングを
行い、ゲートバス２を形成した。
高周波（ＲＦ）放電で形成したアルゴン（Ａｒ）ガスの
プラズマ等により５１０２のターゲットをスパッタして
、ゲートバス２を含む基板１上に酸化シリコン（Ｓ ｓ
Ｏ２＞からなる第１ゲート絶縁［３１を膜厚１０００
Ａ形成した０次にＲＦプラズマＣＶＤによりシリコン窒
化物（ＳｉＮｘ）からなる第２ゲート絶縁膜３２を形成
して、積層絶縁膜３を形成した。つぎに、ｉ型アモルフ
ァスシリコン（ａ−３ｔ）層４１．ｎ＋型ａ−３型層−
３ｔ真空槽内でシリコン窒化物膜３２の形成に引き続き
、真空を破ることなく、連続して形成しアモルファス半
導体膜４を形成した。
プラズマ等により５１０２のターゲットをスパッタして
、ゲートバス２を含む基板１上に酸化シリコン（Ｓ ｓ
Ｏ２＞からなる第１ゲート絶縁［３１を膜厚１０００
Ａ形成した０次にＲＦプラズマＣＶＤによりシリコン窒
化物（ＳｉＮｘ）からなる第２ゲート絶縁膜３２を形成
して、積層絶縁膜３を形成した。つぎに、ｉ型アモルフ
ァスシリコン（ａ−３ｔ）層４１．ｎ＋型ａ−３型層−
３ｔ真空槽内でシリコン窒化物膜３２の形成に引き続き
、真空を破ることなく、連続して形成しアモルファス半
導体膜４を形成した。
１型およびｎ＋型のａ−３ｉ層４１．４２を所定の形状
にパターン形成した後、アルミニウム（ＡＩ）からなる
電極層６をスパッタリングで形成しパターニングした。
にパターン形成した後、アルミニウム（ＡＩ）からなる
電極層６をスパッタリングで形成しパターニングした。
さらにインヂウムー錫酸化物（ＴＴＯ）からなる透明電
極層７を形成し。
極層７を形成し。
パターニングし、その上に全面に酸化シリコン（Ｓ１０
２）からなる絶縁保護膜８を形成した。
２）からなる絶縁保護膜８を形成した。
これで第１図の断面をもつＴＰＴのアレイが基板１上に
完成した。マトリクス内にゲートラインを４４０本、ソ
ースラインを６４０本作成し、ＴＰＴは各交点に計２８
１，６００個作成した。
完成した。マトリクス内にゲートラインを４４０本、ソ
ースラインを６４０本作成し、ＴＰＴは各交点に計２８
１，６００個作成した。
第１図の基板を使った表示装置を第２図に示す。
第１図に示す基板の上にポリイミド膜からなる配向膜を
形成し、配向処理を行う、これでＴ Ｐ Ｔ ｒ１１基
板２５は完成する。この配向処理はポリイミド膜の表面
を布等でこすることにより行なわれる。
形成し、配向処理を行う、これでＴ Ｐ Ｔ ｒ１１基
板２５は完成する。この配向処理はポリイミド膜の表面
を布等でこすることにより行なわれる。
他方の基板２６には三色（Ｒ，Ｇ、Ｂ）のカラーフィル
タ２７を画素の形状にあわせて形成しさらにその上に共
通電極となる透明電極２８を形成する。この基板２６も
その上にポリイミド膜を形成し配向処理を行い対向基板
として完成する。
タ２７を画素の形状にあわせて形成しさらにその上に共
通電極となる透明電極２８を形成する。この基板２６も
その上にポリイミド膜を形成し配向処理を行い対向基板
として完成する。
この２枚の基板の端部を封じて液晶材料を封入すること
により第２図の表示装置が完成する。
により第２図の表示装置が完成する。
第１図の説明においては、絶縁膜３を高周波スパッタリ
ングによるＳ ｉＯ２Ｍ ３１と高周波プラズマＣＶＤ
による５ｉＮＩＩ！３２で形成したが。
ングによるＳ ｉＯ２Ｍ ３１と高周波プラズマＣＶＤ
による５ｉＮＩＩ！３２で形成したが。
これらに限定するものではない、第１絶縁層３１の材料
としてはＳＩＮ １Ｓｉ０２．Ｔａ２０５等がよい、成
膜方法としてはグロー放電により気体をイオン化しター
ゲットに衝突させてターゲット材料を叩き出し、基板上
に付着させるスパッタリング、真空中で材料を加熱し蒸
気圧を高くしく蒸発させ）基板上に付着させる蒸着、蒸
着中にグロー放電を起こし、飛んでいる成膜材料を加速
したり１反応性ガスを用いて反応させるイオンプレーテ
ィング、原料ガスを反応室内に導入し、熱分解によって
活性種を作りこの活性種に基づき基板上に膜を形成する
ＣＶＤが適当である。
としてはＳＩＮ １Ｓｉ０２．Ｔａ２０５等がよい、成
膜方法としてはグロー放電により気体をイオン化しター
ゲットに衝突させてターゲット材料を叩き出し、基板上
に付着させるスパッタリング、真空中で材料を加熱し蒸
気圧を高くしく蒸発させ）基板上に付着させる蒸着、蒸
着中にグロー放電を起こし、飛んでいる成膜材料を加速
したり１反応性ガスを用いて反応させるイオンプレーテ
ィング、原料ガスを反応室内に導入し、熱分解によって
活性種を作りこの活性種に基づき基板上に膜を形成する
ＣＶＤが適当である。
第２絶縁層３２の材料としてはＳｉＮ 、Ｓｉｘ
Ｏ□、Ｔａ２０５等がよく、第１絶縁層３１と異なるも
のを選択するのがよい、成膜方法はグロー放電によるプ
ラズマのエネルギを用いて活性化するプラズマＣＶＤ、
入射光のエネルギを用いる光ＣＶＤ、プラズマ中でエレ
クトロンサイクロトロン共鳴を用いるＥＣＲ（プラズマ
）ＣＶＤ等のＣＶＤ法が適当である。この選択基準は次
のアモルファスシリコン（ａ−３ｔ）膜を連続成膜でき
。
のを選択するのがよい、成膜方法はグロー放電によるプ
ラズマのエネルギを用いて活性化するプラズマＣＶＤ、
入射光のエネルギを用いる光ＣＶＤ、プラズマ中でエレ
クトロンサイクロトロン共鳴を用いるＥＣＲ（プラズマ
）ＣＶＤ等のＣＶＤ法が適当である。この選択基準は次
のアモルファスシリコン（ａ−３ｔ）膜を連続成膜でき
。
かつ第１絶縁膜３１の成膜方法と原理的に異なる方法が
よい、この第１絶縁ＷＡ３１と第２絶縁膜３２から形成
される絶縁膜３はＴＰＴ部だけでなく。
よい、この第１絶縁ＷＡ３１と第２絶縁膜３２から形成
される絶縁膜３はＴＰＴ部だけでなく。
第３図に示すソースライン１６とゲートライン１７との
交叉部１８にも残しておかなければならない。
交叉部１８にも残しておかなければならない。
この結果ラビング時の線間のショート発生率が従来技術
による例では２５％近くあったものが５％以下に減少し
た（２５枚中５枚の発生が２０枚中１枚以下となった）
、絶縁膜を２層以上の積層構造とし、好ましくはさらに
、その成膜方法を変えることにより第１の絶縁膜にピン
ホールがあったとしても第２の絶縁膜でこれを被覆する
可能性が増す、たとえば、後に続（ａ−３ｉｐｌＡの成
膜方法と合わせて、プラズマＣＶＤ法（ａ−Ｓｔはプラ
ズマＣＶＤ法で形成される）で第１と第２の絶縁膜を形
成すると第１の絶縁膜のピンホールが第２の絶縁膜にそ
のまま受は継がれることが比較的多い。
による例では２５％近くあったものが５％以下に減少し
た（２５枚中５枚の発生が２０枚中１枚以下となった）
、絶縁膜を２層以上の積層構造とし、好ましくはさらに
、その成膜方法を変えることにより第１の絶縁膜にピン
ホールがあったとしても第２の絶縁膜でこれを被覆する
可能性が増す、たとえば、後に続（ａ−３ｉｐｌＡの成
膜方法と合わせて、プラズマＣＶＤ法（ａ−Ｓｔはプラ
ズマＣＶＤ法で形成される）で第１と第２の絶縁膜を形
成すると第１の絶縁膜のピンホールが第２の絶縁膜にそ
のまま受は継がれることが比較的多い。
アモルファスシリコン（ａ−３ｔ）はプラズマＣＶＤ又
は光ＣＶＤで形成するのが好ましい、絶縁膜と半導体膜
の界面は薄膜トランジスタ（ＴＰＴ）の特性に重要な働
きをする。界面準位を低くするためには、連続成膜が望
ましい、このため界面近くの絶縁膜はａ−９ｔと同一の
成膜方法で作成するのが好ましい。
は光ＣＶＤで形成するのが好ましい、絶縁膜と半導体膜
の界面は薄膜トランジスタ（ＴＰＴ）の特性に重要な働
きをする。界面準位を低くするためには、連続成膜が望
ましい、このため界面近くの絶縁膜はａ−９ｔと同一の
成膜方法で作成するのが好ましい。
第１の絶縁膜３１を形成する別の方法として。
ゲート金属層２２にＴａ＋ＡＩを用い、これを陽極酸化
させてＴａ０Ａ１゜ｏ３ＩＩｉを形成す２ ５゛ ることも有効と考えられる。ゲート金属にＴａやＡ１を
用いた場合に適用できる方法である。
させてＴａ０Ａ１゜ｏ３ＩＩｉを形成す２ ５゛ ることも有効と考えられる。ゲート金属にＴａやＡ１を
用いた場合に適用できる方法である。
堆積によればゲート金属を選ばずに絶縁物の積層構造を
形成できる６本例のようにＳ ｉ Ｏ２ｇをスパッタリ
ングによって形成する場合、ゲート金属としてはほとん
どの金属が適用できる。高融点金属をゲート電極とし、
耐熱ガラスを基板に用いれば常圧、又は減圧のＣＶＤに
より５ｉ０２を形成することもできる。
形成できる６本例のようにＳ ｉ Ｏ２ｇをスパッタリ
ングによって形成する場合、ゲート金属としてはほとん
どの金属が適用できる。高融点金属をゲート電極とし、
耐熱ガラスを基板に用いれば常圧、又は減圧のＣＶＤに
より５ｉ０２を形成することもできる。
［発明の効果］
欠陥が減少し１歩留まりが向上する。特にソース・ゲー
ト間短絡による欠陥が大幅に減少する。
ト間短絡による欠陥が大幅に減少する。
第１絶縁層と第２絶縁層とを異なる成膜方法で形成すれ
ば１歩留まりはさらに向上する。
ば１歩留まりはさらに向上する。
第１図は１実施例による薄膜トランジスタを有するガラ
ス基板の概略断面図、第２図は第１図の実施例の基板を
用いたアクティブマトリクス液晶表水装置の概略斜視図
、第３図はガラス基板上の配置図である。 符号の説明 １ ガラス基板 ２ ゲート電極 ２１ 第１ゲート電極（Ｃｒ）層 ２２ 第２ゲート電［！（ＭＯ）層３ 絶縁膜 ３１ 第１絶縁層 ３２ 第２絶縁層 ４ アモルファスシリコン層 ４１ ｉ型アモルファスシリコン層４２
ｎ＋型アモルファスシリコン層７ 透明電極（ＩＴ
Ｏ＞８
ス基板の概略断面図、第２図は第１図の実施例の基板を
用いたアクティブマトリクス液晶表水装置の概略斜視図
、第３図はガラス基板上の配置図である。 符号の説明 １ ガラス基板 ２ ゲート電極 ２１ 第１ゲート電極（Ｃｒ）層 ２２ 第２ゲート電［！（ＭＯ）層３ 絶縁膜 ３１ 第１絶縁層 ３２ 第２絶縁層 ４ アモルファスシリコン層 ４１ ｉ型アモルファスシリコン層４２
ｎ＋型アモルファスシリコン層７ 透明電極（ＩＴ
Ｏ＞８
Claims (3)
- （１）アモルファスシリコンを半導体層とする電界効果
型薄膜トランジスタにおいて、そのゲート絶縁膜が積層
構造となっていることを特徴とする薄膜トランジスタ。 - （２）上記ゲート絶縁膜の積層構造がＳｉＯ＿２Ｔａ＿
２Ｏ＿５、ＳｉＮ＿ｘから選ばれた２種類以上の材料か
らなることを特徴とする請求項１記載の薄膜トランジス
タ。 - （３）請求項１ないし２の薄膜トランジスタの製法であ
って上記積層構造の絶縁膜の形成方法としてスパッタリ
ング、蒸着、イオンプレーティング、ＣＶＤから選択さ
れた１つの方法と、プラズマＣＶＤ、光ＣＶＤ、ＥＣＲ
ＣＶＤから選択された１つの方法とを含むことを特徴と
する薄膜トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033975A JPH01209764A (ja) | 1988-02-18 | 1988-02-18 | 薄膜トランジスタとその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033975A JPH01209764A (ja) | 1988-02-18 | 1988-02-18 | 薄膜トランジスタとその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209764A true JPH01209764A (ja) | 1989-08-23 |
Family
ID=12401489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63033975A Pending JPH01209764A (ja) | 1988-02-18 | 1988-02-18 | 薄膜トランジスタとその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209764A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0437035A (ja) * | 1990-06-01 | 1992-02-07 | Fuji Xerox Co Ltd | 薄膜半導体装置 |
| US5328861A (en) * | 1991-11-25 | 1994-07-12 | Casio Computer Co., Ltd. | Method for forming thin film transistor |
| US5528082A (en) * | 1994-04-28 | 1996-06-18 | Xerox Corporation | Thin-film structure with tapered feature |
| US5693983A (en) * | 1994-04-28 | 1997-12-02 | Xerox Corporation | Thin-film structure with conductive molybdenum-chromium line |
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| US6607947B1 (en) * | 1990-05-29 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device with fluorinated layer for blocking alkali ions |
-
1988
- 1988-02-18 JP JP63033975A patent/JPH01209764A/ja active Pending
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| US6566175B2 (en) | 1990-11-09 | 2003-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing gate insulated field effect transistors |
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