JPH0862628A - 液晶表示素子およびその製造方法 - Google Patents
液晶表示素子およびその製造方法Info
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- JPH0862628A JPH0862628A JP19264094A JP19264094A JPH0862628A JP H0862628 A JPH0862628 A JP H0862628A JP 19264094 A JP19264094 A JP 19264094A JP 19264094 A JP19264094 A JP 19264094A JP H0862628 A JPH0862628 A JP H0862628A
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Abstract
(57)【要約】
【目的】 断線および薄膜トランジスタの不良を起こさ
ず生産性が向上した液晶表示素子を提供する。 【構成】 ガラス基板２上に、ゲート電極３、ゲート絶
縁膜４を形成する。ゲート絶縁膜４上には、半導体層
５、エッチングストッパ層６、オーミックコンタクト層
７を積層形成する。ゲート絶縁膜４上には、ＩＴＯの透
明画素電極８を形成する。オーミックコンタクト層７の
一端側にはドレイン電極10を形成し、他端側には透明画
素電極８に接続したソース電極11を形成する。これらド
レイン電極10およびソース電極11は、モリブデン10a ，
11a 、アルミニウム10b ，11b およびモリブデン10c ，
11c の３層構造にて形成し、アルミニウム10b ，11b の
周囲に、酸化膜12，13を形成する。酸化膜12，13を形成
した後、レジスト剥離するので、強アルカリのレジスト
剥離液で電蝕されることなく、断線の発生が減少する。
ず生産性が向上した液晶表示素子を提供する。 【構成】 ガラス基板２上に、ゲート電極３、ゲート絶
縁膜４を形成する。ゲート絶縁膜４上には、半導体層
５、エッチングストッパ層６、オーミックコンタクト層
７を積層形成する。ゲート絶縁膜４上には、ＩＴＯの透
明画素電極８を形成する。オーミックコンタクト層７の
一端側にはドレイン電極10を形成し、他端側には透明画
素電極８に接続したソース電極11を形成する。これらド
レイン電極10およびソース電極11は、モリブデン10a ，
11a 、アルミニウム10b ，11b およびモリブデン10c ，
11c の３層構造にて形成し、アルミニウム10b ，11b の
周囲に、酸化膜12，13を形成する。酸化膜12，13を形成
した後、レジスト剥離するので、強アルカリのレジスト
剥離液で電蝕されることなく、断線の発生が減少する。
Description
【０００１】
【産業上の利用分野】本発明は、歩留まりを向上した液
晶表示素子およびその製造方法に関する。
晶表示素子およびその製造方法に関する。
【０００２】
【従来の技術】従来、この種のたとえばアクティブマト
リクス型の液晶表示素子の製造方法としては、たとえば
以下の通りである。
リクス型の液晶表示素子の製造方法としては、たとえば
以下の通りである。
【０００３】すなわち、絶縁性基板であるガラス基板上
にモリブデン・タンタル（Ｍｏ・Ｔａ）合金の走査電極
線となるアドレス配線およびゲート電極をスパッタ法な
どの成膜法により堆積させ、ドライエッチングなどの方
法によりテーパ加工して形成する。
にモリブデン・タンタル（Ｍｏ・Ｔａ）合金の走査電極
線となるアドレス配線およびゲート電極をスパッタ法な
どの成膜法により堆積させ、ドライエッチングなどの方
法によりテーパ加工して形成する。
【０００４】次に、これら絶縁基板、アドレス配線およ
びゲート電極上に、ゲート絶縁膜、活性層およびエッチ
ングストッパ層を順次成膜し、エッチングストッパ層を
ウエットエッチングなどの方法により所定形状に形成し
た後、このエッチングストッパ層上にオーミックコンタ
クト層を成膜し、活性層とオーミックコンタクト層を同
時にドライエッチングなどの方法によりアイランド状に
形成する。
びゲート電極上に、ゲート絶縁膜、活性層およびエッチ
ングストッパ層を順次成膜し、エッチングストッパ層を
ウエットエッチングなどの方法により所定形状に形成し
た後、このエッチングストッパ層上にオーミックコンタ
クト層を成膜し、活性層とオーミックコンタクト層を同
時にドライエッチングなどの方法によりアイランド状に
形成する。
【０００５】その後、ＩＴＯ（Indium Tin Oxide）など
からなる画素電極をスパッタ法などの成膜法によりゲー
ト絶縁膜上に堆積させ、ウエットエッチングなどの方法
により所定形状に形成し、アドレス配線、ゲート電極配
線の電極パッド上のゲート絶縁膜の除去を行なう。
からなる画素電極をスパッタ法などの成膜法によりゲー
ト絶縁膜上に堆積させ、ウエットエッチングなどの方法
により所定形状に形成し、アドレス配線、ゲート電極配
線の電極パッド上のゲート絶縁膜の除去を行なう。
【０００６】次に、モリブデン（Ｍｏ）およびアルミニ
ウム（Ａｌ）などからなるソース電極および信号電極配
線となるデータ配線とドレイン電極をスパッタ法などの
方法により堆積させ、ウエットエッチングなどの方法に
より、同時に形成する。この状態では、ソース電極とド
レイン電極はオーミックコンタクト層を介して短絡して
いるので、エッチングストッパ層上のオーミックコンタ
クト層をソース電極とドレイン電極とをマスクとしてプ
ラズマエッチング法などの方法により除去し、アクティ
ブマトリクス液晶表示装置用のアレイ基板を形成する。
ウム（Ａｌ）などからなるソース電極および信号電極配
線となるデータ配線とドレイン電極をスパッタ法などの
方法により堆積させ、ウエットエッチングなどの方法に
より、同時に形成する。この状態では、ソース電極とド
レイン電極はオーミックコンタクト層を介して短絡して
いるので、エッチングストッパ層上のオーミックコンタ
クト層をソース電極とドレイン電極とをマスクとしてプ
ラズマエッチング法などの方法により除去し、アクティ
ブマトリクス液晶表示装置用のアレイ基板を形成する。
【０００７】そして、このアレイ基板を図示しない対向
電極に対向させ、アレイ基板および対向基板間に液晶を
挟持させて、液晶表示装置を形成する。
電極に対向させ、アレイ基板および対向基板間に液晶を
挟持させて、液晶表示装置を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、この種
のアクティブマトリクス型の液晶表示素子の製造方法に
おいて、レジスト剥離プロセスの液温は高温であること
から、液の蒸発および反応の消費による液組成の変化な
どで、工程管理維持に問題がある。
のアクティブマトリクス型の液晶表示素子の製造方法に
おいて、レジスト剥離プロセスの液温は高温であること
から、液の蒸発および反応の消費による液組成の変化な
どで、工程管理維持に問題がある。
【０００９】そこで、従来のレジスト剥離液を純粋希釈
することにより電離したエッチングイオンでレジストと
の中和反応を促進させ、常温で充分な剥離能力が得られ
ることが確認でき、その希釈した剥離液を用いたプロセ
スで解決を試みているが、剥離液の主要成分が加水分解
により水酸基イオン（ＯＨ- ）が生じて強アルカリの電
解質溶液となるので、ソース電極およびデータ配線およ
びドレイン電極との主要金属であるアルミニウムなどの
腐食が生じる。
することにより電離したエッチングイオンでレジストと
の中和反応を促進させ、常温で充分な剥離能力が得られ
ることが確認でき、その希釈した剥離液を用いたプロセ
スで解決を試みているが、剥離液の主要成分が加水分解
により水酸基イオン（ＯＨ- ）が生じて強アルカリの電
解質溶液となるので、ソース電極およびデータ配線およ
びドレイン電極との主要金属であるアルミニウムなどの
腐食が生じる。
【００１０】また、アルミニウムの単層膜の局部電池腐
食のみならず、高融点金属／アルミニウム／高融点金属
という積層した異種材料との組み合わせによる局部電池
腐食が加速し、データ配線の断線を招く原因となる。
食のみならず、高融点金属／アルミニウム／高融点金属
という積層した異種材料との組み合わせによる局部電池
腐食が加速し、データ配線の断線を招く原因となる。
【００１１】さらに、薄膜トランジスタの経時変化を抑
えるためのパッシベート膜がソース電極およびドレイン
電極の部分のカバレージが不十分であることによる薄膜
トランジスタの不良の問題を有している。
えるためのパッシベート膜がソース電極およびドレイン
電極の部分のカバレージが不十分であることによる薄膜
トランジスタの不良の問題を有している。
【００１２】本発明は、上記問題点に鑑みなされたもの
で、断線および薄膜トランジスタの不良を起こさず生産
性が向上した液晶表示素子およびその製造方法を提供す
ることを目的とする。
で、断線および薄膜トランジスタの不良を起こさず生産
性が向上した液晶表示素子およびその製造方法を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】請求項１記載の液晶表示
素子は、基板上に走査電極線および信号電極線をマトリ
クス状に形成し、これら走査電極線および信号電極線の
交点にゲート電極、ゲート絶縁膜、活性層、オーミック
コンタクト層、ソース電極およびドレイン電極を有する
薄膜トランジスタと、画素電極とを配設したアレイ基板
と、基板上に対向電極を形成し前記アレイ基板に対向し
た対向基板と、前記アレイ基板および前記対向基板の間
に液晶を備え、前記ソース電極および信号電極線とドレ
イン電極とは、高融点金属、アルミニウムおよび高融点
金属で形成された液晶表示素子において、前記ソース電
極および信号電極線とドレイン電極とのアルミニウムの
各界面および側面が酸化膜で絶縁されたものである。
素子は、基板上に走査電極線および信号電極線をマトリ
クス状に形成し、これら走査電極線および信号電極線の
交点にゲート電極、ゲート絶縁膜、活性層、オーミック
コンタクト層、ソース電極およびドレイン電極を有する
薄膜トランジスタと、画素電極とを配設したアレイ基板
と、基板上に対向電極を形成し前記アレイ基板に対向し
た対向基板と、前記アレイ基板および前記対向基板の間
に液晶を備え、前記ソース電極および信号電極線とドレ
イン電極とは、高融点金属、アルミニウムおよび高融点
金属で形成された液晶表示素子において、前記ソース電
極および信号電極線とドレイン電極とのアルミニウムの
各界面および側面が酸化膜で絶縁されたものである。
【００１４】請求項２記載の液晶表示素子の製造方法
は、基板上に走査電極線および信号電極線をマトリクス
状に形成し、これら走査電極線および信号電極線の交点
にゲート電極、ゲート絶縁膜、活性層、オーミックコン
タクト層、ソース電極およびドレイン電極を有する薄膜
トランジスタと、画素電極とを配設したアレイ基板と、
基板上に対向電極を形成し前記アレイ基板に対向した対
向基板と、前記アレイ基板および前記対向基板の間に液
晶を備え、前記ソース電極および信号電極線とドレイン
電極とは、高融点金属、アルミニウムおよび高融点金属
で形成された液晶表示素子の製造方法において、前記ソ
ース電極および信号電極線とドレイン電極の下層の高融
点金属の表面に酸化膜を形成し、この酸化膜上に前記ソ
ース電極および信号電極線とドレイン電極とのアルミニ
ウムの膜を形成し、これらソース電極および信号電極線
とドレイン電極とのアルミニウムの表面および側面に酸
化膜を形成するものである。
は、基板上に走査電極線および信号電極線をマトリクス
状に形成し、これら走査電極線および信号電極線の交点
にゲート電極、ゲート絶縁膜、活性層、オーミックコン
タクト層、ソース電極およびドレイン電極を有する薄膜
トランジスタと、画素電極とを配設したアレイ基板と、
基板上に対向電極を形成し前記アレイ基板に対向した対
向基板と、前記アレイ基板および前記対向基板の間に液
晶を備え、前記ソース電極および信号電極線とドレイン
電極とは、高融点金属、アルミニウムおよび高融点金属
で形成された液晶表示素子の製造方法において、前記ソ
ース電極および信号電極線とドレイン電極の下層の高融
点金属の表面に酸化膜を形成し、この酸化膜上に前記ソ
ース電極および信号電極線とドレイン電極とのアルミニ
ウムの膜を形成し、これらソース電極および信号電極線
とドレイン電極とのアルミニウムの表面および側面に酸
化膜を形成するものである。
【００１５】
【作用】請求項１記載の液晶表示素子は、薄膜トランジ
スタのソース電極および信号電極線とドレイン電極との
アルミニウムの各界面および側面を酸化膜で絶縁するこ
とにより、ソース電極およびデータ線とドレイン電極と
は高融点金属とアルミニウムとのように異種材料との組
み合わせによる局部電池腐食を抑制できるため、たとえ
ばレジスト剥離工程で生じる局部電池腐食の原因となる
異種材料間電子移動がなく、界面および側面の腐食が抑
制され、常温で管理の行ない易い剥離液を使用すること
ができ、かつ、信号線電極の断線をなくすことができ、
薄膜トランジスタに不良が生じず歩留まりを高くでき
る。
スタのソース電極および信号電極線とドレイン電極との
アルミニウムの各界面および側面を酸化膜で絶縁するこ
とにより、ソース電極およびデータ線とドレイン電極と
は高融点金属とアルミニウムとのように異種材料との組
み合わせによる局部電池腐食を抑制できるため、たとえ
ばレジスト剥離工程で生じる局部電池腐食の原因となる
異種材料間電子移動がなく、界面および側面の腐食が抑
制され、常温で管理の行ない易い剥離液を使用すること
ができ、かつ、信号線電極の断線をなくすことができ、
薄膜トランジスタに不良が生じず歩留まりを高くでき
る。
【００１６】請求項２記載の液晶表示素子の製造方法
は、ソース電極および信号電極線とドレイン電極の下層
の高融点金属の表面に酸化膜を形成し、この酸化膜上に
ソース電極および信号電極線とドレイン電極とのアルミ
ニウムの膜を形成し、これらソース電極および信号電極
線とドレイン電極とのアルミニウムの各界面および側面
に酸化膜が形成されるため、たとえば高融点金属とアル
ミニウムとのように異種材料との組み合わせによる局部
電池腐食を抑制できるため、レジスト剥離工程で生じる
局部電池腐食の原因となる異種材料間電子移動がなく、
界面および側面の腐食が抑制され、常温で管理の行ない
易い剥離液を使用することができ、かつ、信号線電極の
断線をなくすことができ、薄膜トランジスタに不良が生
じず歩留まりを高くできる。
は、ソース電極および信号電極線とドレイン電極の下層
の高融点金属の表面に酸化膜を形成し、この酸化膜上に
ソース電極および信号電極線とドレイン電極とのアルミ
ニウムの膜を形成し、これらソース電極および信号電極
線とドレイン電極とのアルミニウムの各界面および側面
に酸化膜が形成されるため、たとえば高融点金属とアル
ミニウムとのように異種材料との組み合わせによる局部
電池腐食を抑制できるため、レジスト剥離工程で生じる
局部電池腐食の原因となる異種材料間電子移動がなく、
界面および側面の腐食が抑制され、常温で管理の行ない
易い剥離液を使用することができ、かつ、信号線電極の
断線をなくすことができ、薄膜トランジスタに不良が生
じず歩留まりを高くできる。
【００１７】
【実施例】以下、本発明の液晶表示素子の一実施例をア
クティブマトリクス型の液晶表示素子を用いて図面を参
照して説明する。
クティブマトリクス型の液晶表示素子を用いて図面を参
照して説明する。
【００１８】図１に示すように、透明絶縁性基板となる
図示しない酸化シリコン（ＳｉＯx）膜付きの透明なガ
ラス基板２上に、モリブデン・タンタル（Ｍｏ・Ｔａ）
のゲート電極３が３０００オングストロームの膜厚で形
成され、これらガラス基板２およびゲート電極３上には
ゲート絶縁膜４が３５００オングストロームの膜厚で形
成されている。
図示しない酸化シリコン（ＳｉＯx）膜付きの透明なガ
ラス基板２上に、モリブデン・タンタル（Ｍｏ・Ｔａ）
のゲート電極３が３０００オングストロームの膜厚で形
成され、これらガラス基板２およびゲート電極３上には
ゲート絶縁膜４が３５００オングストロームの膜厚で形
成されている。
【００１９】また、このゲート絶縁膜４上には、膜厚５
００オングストロームの水素化非晶質シリコン（ａ−Ｓ
ｉ：Ｈ）の活性層としての半導体層５、膜厚５００オン
グストロームの窒化シリコン（ＳｉＮx ）のエッチング
ストッパ層６、膜厚５００オングストロームのｎ型水素
化非晶質シリコン（ｎ+ ａ−Ｓｉ：ＯＨ）のオーミック
コンタクト層７が積層形成されている。
００オングストロームの水素化非晶質シリコン（ａ−Ｓ
ｉ：Ｈ）の活性層としての半導体層５、膜厚５００オン
グストロームの窒化シリコン（ＳｉＮx ）のエッチング
ストッパ層６、膜厚５００オングストロームのｎ型水素
化非晶質シリコン（ｎ+ ａ−Ｓｉ：ＯＨ）のオーミック
コンタクト層７が積層形成されている。
【００２０】さらに、ゲート絶縁膜４上には、ＩＴＯ
（Indium Tin Oxide）の透明画素電極８が形成されてい
る。
（Indium Tin Oxide）の透明画素電極８が形成されてい
る。
【００２１】そして、オーミックコンタクト層７の一端
側にはドレイン電極10が形成され、他端側には透明画素
電極８に接続されたソース電極11が形成されている。ま
た、これらドレイン電極10およびソース電極11は、高融
点金属としてのモリブデン（Ｍｏ）10a ，11a 、アルミ
ニウム（Ａｌ）10b ，11b および高融点金属としてのモ
リブデン（Ｍｏ）10c ，11c の３層構造にて形成され、
アルミニウム10b ，11b の周囲には、酸化膜12，13が形
成されている。
側にはドレイン電極10が形成され、他端側には透明画素
電極８に接続されたソース電極11が形成されている。ま
た、これらドレイン電極10およびソース電極11は、高融
点金属としてのモリブデン（Ｍｏ）10a ，11a 、アルミ
ニウム（Ａｌ）10b ，11b および高融点金属としてのモ
リブデン（Ｍｏ）10c ，11c の３層構造にて形成され、
アルミニウム10b ，11b の周囲には、酸化膜12，13が形
成されている。
【００２２】また、これらにて薄膜トランジスタ14が形
成され、この薄膜トランジスタ14の上部には保護膜15が
形成されている。
成され、この薄膜トランジスタ14の上部には保護膜15が
形成されている。
【００２３】そして、図５に示すように、ガラス基板２
上には互いにほぼ平行に等間隔のそれぞれ薄膜トランジ
スタ14のドレイン電極10に一体的に形成された複数本の
信号電極線16と、これら信号電極線16に対して直交し、
ゲート電極３に一体的に形成された走査電極線17が形成
されている。ここで、信号電極線16と走査電極線17との
交点には、薄膜トランジスタ14が配設されている。さら
に、薄膜トランジスタ14のソース電極11には、透明画素
電極８および図１には図示しない補助容量18が接続され
ている。
上には互いにほぼ平行に等間隔のそれぞれ薄膜トランジ
スタ14のドレイン電極10に一体的に形成された複数本の
信号電極線16と、これら信号電極線16に対して直交し、
ゲート電極３に一体的に形成された走査電極線17が形成
されている。ここで、信号電極線16と走査電極線17との
交点には、薄膜トランジスタ14が配設されている。さら
に、薄膜トランジスタ14のソース電極11には、透明画素
電極８および図１には図示しない補助容量18が接続され
ている。
【００２４】次に、図１ないし図４を参照して製造工程
について説明する。
について説明する。
【００２５】まず、図２に示すように、プラズマＣＶＤ
（Chemical Vapor Deposition ）法によりガラス基板２
上に図示しない酸化シリコンの膜を形成し、スパッタ法
によりモリブデン・タンタル合金膜を３０００オングス
トローム堆積させる。続いて、フォトリソグラフィ技術
を用いてゲート電極３のパターンを形成し、ＣＤＥ（Ch
emical Dry Etching）で四ふっ化炭素（ＣＦ4 ）＋酸素
（Ｏ2 ）の混合ガスで３０°以下のテーパができるよう
にゲート電極３のエッチングを行なう。
（Chemical Vapor Deposition ）法によりガラス基板２
上に図示しない酸化シリコンの膜を形成し、スパッタ法
によりモリブデン・タンタル合金膜を３０００オングス
トローム堆積させる。続いて、フォトリソグラフィ技術
を用いてゲート電極３のパターンを形成し、ＣＤＥ（Ch
emical Dry Etching）で四ふっ化炭素（ＣＦ4 ）＋酸素
（Ｏ2 ）の混合ガスで３０°以下のテーパができるよう
にゲート電極３のエッチングを行なう。
【００２６】次に、プラズマＣＶＤにより、ゲート絶縁
膜４を３５００オングストローム堆積させ、シランガス
（ＳｉＨ4 ）、水素ガス（Ｈ2 ）系のグロー放電によ
り、水素化非晶質シリコンの半導体層５を５００オング
ストロームの厚さに堆積し、シランガス、アンモニアガ
ス（ＮＨ3 ）および窒素ガス（Ｎ2 ）系のグロー放電に
より、窒化シリコンのエッチングストッパ層６を３００
０オングストロームの厚さに形成し、フォトリソグラフ
ィ技術を用いてゲート電極３の上方の位置に配設する。
膜４を３５００オングストローム堆積させ、シランガス
（ＳｉＨ4 ）、水素ガス（Ｈ2 ）系のグロー放電によ
り、水素化非晶質シリコンの半導体層５を５００オング
ストロームの厚さに堆積し、シランガス、アンモニアガ
ス（ＮＨ3 ）および窒素ガス（Ｎ2 ）系のグロー放電に
より、窒化シリコンのエッチングストッパ層６を３００
０オングストロームの厚さに形成し、フォトリソグラフ
ィ技術を用いてゲート電極３の上方の位置に配設する。
【００２７】続いて、シランガスとＰＨ3 を含む水素ガ
スのグロー放電により、ｎ型水素化シリコンのオーミッ
クコンタクト層７を５００オングストロームの厚さに形
成する。
スのグロー放電により、ｎ型水素化シリコンのオーミッ
クコンタクト層７を５００オングストロームの厚さに形
成する。
【００２８】次に、半導体層５とオーミックコンタクト
層７とゲート絶縁膜４を同時に、アイランド状に形成し
た後、ＩＴＯの透明画素電極８を形成する。この透明画
素電極８は図示しない補助容量の一方の電極の一部とし
ても使用する。
層７とゲート絶縁膜４を同時に、アイランド状に形成し
た後、ＩＴＯの透明画素電極８を形成する。この透明画
素電極８は図示しない補助容量の一方の電極の一部とし
ても使用する。
【００２９】続いて、ゲート配線である走査電極線17の
電極パッド上のゲート絶縁膜４をＨＦ系ウエットエッチ
ング除去し、スパッタ法によりモリブデン21を堆積後、
チャンバーを大気解放してこのモリブデン21の上部が界
面となる表面に５０オングストロームの厚の酸化膜22を
形成する。
電極パッド上のゲート絶縁膜４をＨＦ系ウエットエッチ
ング除去し、スパッタ法によりモリブデン21を堆積後、
チャンバーを大気解放してこのモリブデン21の上部が界
面となる表面に５０オングストロームの厚の酸化膜22を
形成する。
【００３０】その後、図３に示すように、アルミニウム
23を堆積させ、このアルミニウム23も同様に界面となる
上面を含む表面を５０オングストローム酸化させて酸化
膜24を形成する。
23を堆積させ、このアルミニウム23も同様に界面となる
上面を含む表面を５０オングストローム酸化させて酸化
膜24を形成する。
【００３１】最後に、図４に示すように、モリブデン10
c ，11c を堆積させ、所定形状のレジスト25を形成し
て、所定のパターニングを行ない、燐酸＋硝酸＋酢酸の
混酸によりエッチング除去し、データ線である信号電極
線16およびこの信号電極線16と一体のドレイン電極10
と、透明画素電極８に接続するソース電極11とを形成す
る。
c ，11c を堆積させ、所定形状のレジスト25を形成し
て、所定のパターニングを行ない、燐酸＋硝酸＋酢酸の
混酸によりエッチング除去し、データ線である信号電極
線16およびこの信号電極線16と一体のドレイン電極10
と、透明画素電極８に接続するソース電極11とを形成す
る。
【００３２】この後、図１に示すように、プラズマ酸化
法によりソース電極11と、走査電極線17とドレイン電極
10の側面を５０オングストローム酸化させて酸化膜12，
13を形成し、ドレイン電極10とソース電極11の間のオー
ミックコンタクト層７をＰＥ（Plasma Etching）により
除去し、この後、レジスト剥離する。
法によりソース電極11と、走査電極線17とドレイン電極
10の側面を５０オングストローム酸化させて酸化膜12，
13を形成し、ドレイン電極10とソース電極11の間のオー
ミックコンタクト層７をＰＥ（Plasma Etching）により
除去し、この後、レジスト剥離する。
【００３３】そして、薄膜トランジスタ14の経時変化を
抑えるために、窒化シリコンからなる保護膜15で覆い、
透明画素電極８および周辺の電極パッド部をエッチング
除去を行ない、続いて、ガラス基板２の上面に、たとえ
ばポリイミドからなる図示しない配向膜をスピンコート
法により塗布し、１００〜１８０℃の間の適当な温度で
焼成をしてラビングを行ない、所望のアレイ基板１が得
られる。
抑えるために、窒化シリコンからなる保護膜15で覆い、
透明画素電極８および周辺の電極パッド部をエッチング
除去を行ない、続いて、ガラス基板２の上面に、たとえ
ばポリイミドからなる図示しない配向膜をスピンコート
法により塗布し、１００〜１８０℃の間の適当な温度で
焼成をしてラビングを行ない、所望のアレイ基板１が得
られる。
【００３４】なお、この薄膜トランジスタ14を有するア
レイ基板１から液晶表示装置を形成するには、薄膜トラ
ンジスタ14と対向するように図示しない遮光膜を形成す
る。
レイ基板１から液晶表示装置を形成するには、薄膜トラ
ンジスタ14と対向するように図示しない遮光膜を形成す
る。
【００３５】さらに、別個の図示しないガラス基板の全
面にたとえばＩＴＯからなる対向電極とたとえばポリイ
ミドからなる配向膜を順次形成し、同様にラビングを行
ない、所望の対向基板を形成する。
面にたとえばＩＴＯからなる対向電極とたとえばポリイ
ミドからなる配向膜を順次形成し、同様にラビングを行
ない、所望の対向基板を形成する。
【００３６】次に、アレイ基板１と対向基板を、たとえ
ば粒径約１０ミクロンのアルミナからなるスペーサを介
して、配向膜が対向した状態で平行かつ一体となるよう
に、液晶注入口となる部分を除き、たとえばエポキシ系
の接着でほぼ１０ミクロン離して接着する。続いて、注
入口より液晶を注入後に、エポキシ接着剤で注入口を封
止する。こうして、アレイ基板１と対向基板との間に液
晶を挟持した所望のアクティブマトリクス型の液晶表示
素子を形成する。
ば粒径約１０ミクロンのアルミナからなるスペーサを介
して、配向膜が対向した状態で平行かつ一体となるよう
に、液晶注入口となる部分を除き、たとえばエポキシ系
の接着でほぼ１０ミクロン離して接着する。続いて、注
入口より液晶を注入後に、エポキシ接着剤で注入口を封
止する。こうして、アレイ基板１と対向基板との間に液
晶を挟持した所望のアクティブマトリクス型の液晶表示
素子を形成する。
【００３７】上記実施例によれば、信号電極線16の積層
膜間および側面に酸化膜12を形成した後、レジスト剥離
を行なうので、信号電極線16のアルミニウム10b の側面
が強アルカリのレジスト剥離液で電蝕されることなく、
信号電極線16の断線の発生が減少する。このことを確認
するため作製したアレイ基板１を切り出し、断面をＳＥ
Ｍ観察したところ、アルミニウム10b の選択的な腐食は
認められず、また、上層のパッシベーション膜となる保
護膜15のカバレージも十分であった。
膜間および側面に酸化膜12を形成した後、レジスト剥離
を行なうので、信号電極線16のアルミニウム10b の側面
が強アルカリのレジスト剥離液で電蝕されることなく、
信号電極線16の断線の発生が減少する。このことを確認
するため作製したアレイ基板１を切り出し、断面をＳＥ
Ｍ観察したところ、アルミニウム10b の選択的な腐食は
認められず、また、上層のパッシベーション膜となる保
護膜15のカバレージも十分であった。
【００３８】なお、電蝕はアルミニウムの酸化還元電位
とモリブデンの酸化還元電位の差１０Ｖを駆動力として
進行し、この電蝕を十分に抑制して剥離による問題を回
避するには腐食速度を数オングストローム／ｍｉｎ程度
に抑えればよい。また、この速度に対応する電流は１μ
Ａ／ｃｍ2 であるので駆動電圧１０Ｖ下での抵抗は１０
7 Ωであることが必要条件である。また、酸化膜12，13
の膜厚としてはトンネル電流が原理的に流れない厚さ以
上であることが必要で少なくとも３０オングストローム
以上の厚さに作成することが重要である。このような厚
さの酸化膜12，13はたとえばアルミニウムの陽極酸化法
でも容易に作成することができ、あるいは各種ＣＶＤ、
ＰＶＤ法によって緻密な膜を容易に作成できる。さら
に、単に大気環境に曝しただけでも３０オングストロー
ム程度の厚さの酸化膜12，13を容易に形成できる。
とモリブデンの酸化還元電位の差１０Ｖを駆動力として
進行し、この電蝕を十分に抑制して剥離による問題を回
避するには腐食速度を数オングストローム／ｍｉｎ程度
に抑えればよい。また、この速度に対応する電流は１μ
Ａ／ｃｍ2 であるので駆動電圧１０Ｖ下での抵抗は１０
7 Ωであることが必要条件である。また、酸化膜12，13
の膜厚としてはトンネル電流が原理的に流れない厚さ以
上であることが必要で少なくとも３０オングストローム
以上の厚さに作成することが重要である。このような厚
さの酸化膜12，13はたとえばアルミニウムの陽極酸化法
でも容易に作成することができ、あるいは各種ＣＶＤ、
ＰＶＤ法によって緻密な膜を容易に作成できる。さら
に、単に大気環境に曝しただけでも３０オングストロー
ム程度の厚さの酸化膜12，13を容易に形成できる。
【００３９】
【発明の効果】請求項１記載の液晶表示素子によれば、
薄膜トランジスタのソース電極および信号電極線とドレ
イン電極とのアルミニウムの各界面および側面を酸化膜
で絶縁することにより、ソース電極およびデータ線とド
レイン電極とは高融点金属とアルミニウムとのように異
種材料との組み合わせによる局部電池腐食を抑制できる
ため、たとえばレジスト剥離工程で生じる局部電池腐食
の原因となる異種材料間電子移動がなく、界面および側
面の腐食が抑制され、常温で管理の行ない易い剥離液を
使用することができ、かつ、信号線電極の断線をなくす
ことができ、薄膜トランジスタに不良が生じず歩留まり
を高くできる。
薄膜トランジスタのソース電極および信号電極線とドレ
イン電極とのアルミニウムの各界面および側面を酸化膜
で絶縁することにより、ソース電極およびデータ線とド
レイン電極とは高融点金属とアルミニウムとのように異
種材料との組み合わせによる局部電池腐食を抑制できる
ため、たとえばレジスト剥離工程で生じる局部電池腐食
の原因となる異種材料間電子移動がなく、界面および側
面の腐食が抑制され、常温で管理の行ない易い剥離液を
使用することができ、かつ、信号線電極の断線をなくす
ことができ、薄膜トランジスタに不良が生じず歩留まり
を高くできる。
【００４０】請求項２記載の液晶表示素子の製造方法に
よれば、ソース電極および信号電極線とドレイン電極の
下層の高融点金属の表面に酸化膜を形成し、この酸化膜
上にソース電極および信号電極線とドレイン電極とのア
ルミニウムの膜を形成し、これらソース電極および信号
電極線とドレイン電極とのアルミニウムの各界面および
側面に酸化膜が形成されるため、たとえば高融点金属と
アルミニウムとのように異種材料との組み合わせによる
局部電池腐食を抑制できるため、レジスト剥離工程で生
じる局部電池腐食の原因となる異種材料間電子移動がな
く、界面および側面の腐食が抑制され、常温で管理の行
ない易い剥離液を使用することができ、かつ、信号線電
極の断線をなくすことができ、薄膜トランジスタに不良
が生じず歩留まりを高くできる。
よれば、ソース電極および信号電極線とドレイン電極の
下層の高融点金属の表面に酸化膜を形成し、この酸化膜
上にソース電極および信号電極線とドレイン電極とのア
ルミニウムの膜を形成し、これらソース電極および信号
電極線とドレイン電極とのアルミニウムの各界面および
側面に酸化膜が形成されるため、たとえば高融点金属と
アルミニウムとのように異種材料との組み合わせによる
局部電池腐食を抑制できるため、レジスト剥離工程で生
じる局部電池腐食の原因となる異種材料間電子移動がな
く、界面および側面の腐食が抑制され、常温で管理の行
ない易い剥離液を使用することができ、かつ、信号線電
極の断線をなくすことができ、薄膜トランジスタに不良
が生じず歩留まりを高くできる。
【図面の簡単な説明】
【図１】本発明の液晶表示素子の一実施例のアレイ基板
を示す断面図である。
を示す断面図である。
【図２】同上アレイ基板の一製造工程を示す断面図であ
る。
る。
【図３】同上アレイ基板の図２の次の製造工程を示す断
面図である。
面図である。
【図４】同上アレイ基板の図３の次の製造工程を示す断
面図である。
面図である。
【図５】同上アレイ基板を等価回路的に示す平面図であ
る。
る。
１ アレイ基板 ２ ガラス基板 ３ ゲート電極 ４ ゲート絶縁膜 ５ 活性層としての半導体層 ７ オーミックコンタクト層 ８ 透明画素電極 10 ドレイン電極 10a ，11a ，10c ，11c 高融点金属としてのモリブ
デン 10b ，11b アルミニウム 11 ソース電極 12，13 酸化膜 14 薄膜トランジスタ 16 信号電極線 17 走査電極線
デン 10b ，11b アルミニウム 11 ソース電極 12，13 酸化膜 14 薄膜トランジスタ 16 信号電極線 17 走査電極線
Claims (2)
- 【請求項１】 基板上に走査電極線および信号電極線を
マトリクス状に形成し、これら走査電極線および信号電
極線の交点にゲート電極、ゲート絶縁膜、活性層、オー
ミックコンタクト層、ソース電極およびドレイン電極を
有する薄膜トランジスタと、画素電極とを配設したアレ
イ基板と、基板上に対向電極を形成し前記アレイ基板に
対向した対向基板と、前記アレイ基板および前記対向基
板の間に液晶を備え、前記ソース電極および信号電極線
とドレイン電極とは、高融点金属、アルミニウムおよび
高融点金属で形成された液晶表示素子において、 前記ソース電極および信号電極線とドレイン電極とのア
ルミニウムの各界面および側面が酸化膜で絶縁されたこ
とを特徴とする液晶表示素子。 - 【請求項２】 基板上に走査電極線および信号電極線を
マトリクス状に形成し、これら走査電極線および信号電
極線の交点にゲート電極、ゲート絶縁膜、活性層、オー
ミックコンタクト層、ソース電極およびドレイン電極を
有する薄膜トランジスタと、画素電極とを配設したアレ
イ基板と、基板上に対向電極を形成し前記アレイ基板に
対向した対向基板と、前記アレイ基板および前記対向基
板の間に液晶を備え、前記ソース電極および信号電極線
とドレイン電極とは、高融点金属、アルミニウムおよび
高融点金属で形成された液晶表示素子の製造方法におい
て、 前記ソース電極および信号電極線とドレイン電極の下層
の高融点金属の表面に酸化膜を形成し、 この酸化膜上に前記ソース電極および信号電極線とドレ
イン電極とのアルミニウムの膜を形成し、 これらソース電極および信号電極線とドレイン電極との
アルミニウムの表面および側面に酸化膜を形成すること
を特徴とする液晶表示素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19264094A JPH0862628A (ja) | 1994-08-16 | 1994-08-16 | 液晶表示素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19264094A JPH0862628A (ja) | 1994-08-16 | 1994-08-16 | 液晶表示素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0862628A true JPH0862628A (ja) | 1996-03-08 |
Family
ID=16294616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19264094A Pending JPH0862628A (ja) | 1994-08-16 | 1994-08-16 | 液晶表示素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0862628A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308854B1 (ko) * | 1998-12-21 | 2002-10-31 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의제조방법 |
| US6570183B1 (en) | 1998-12-19 | 2003-05-27 | Lg. Philips Lcd Co., Ltd. | Liquid crystal display for preventing galvanic phenomenon |
| US6872603B2 (en) | 2002-11-15 | 2005-03-29 | Nec Lcd Technologies, Ltd. | Method for forming interconnections including multi-layer metal film stack for improving corrosion and heat resistances |
| KR100701654B1 (ko) * | 1999-06-29 | 2007-03-30 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의 데이터 라인 형성방법 |
| KR100737637B1 (ko) * | 2001-03-31 | 2007-07-10 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치 제조방법 |
| KR100762027B1 (ko) * | 2001-05-17 | 2007-09-28 | 비오이 하이디스 테크놀로지 주식회사 | 몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의식각방법 |
| KR100799463B1 (ko) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
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| US7517464B2 (en) | 2002-11-15 | 2009-04-14 | Nec Lcd Technologies, Ltd. | Method for manufacturing an LCD device |
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| US7825515B2 (en) | 2007-09-12 | 2010-11-02 | Mitsubishi Electric Corporation | Semiconductor device, display device, and method of manufacturing semiconductor device |
| JP2012039102A (ja) * | 2010-07-16 | 2012-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置とその作製方法 |
| KR101308437B1 (ko) * | 2006-08-03 | 2013-09-16 | 엘지디스플레이 주식회사 | 액정표시장치의 제조방법 |
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| WO2018223654A1 (zh) * | 2017-06-09 | 2018-12-13 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法和显示装置 |
| CN110890323A (zh) * | 2019-11-27 | 2020-03-17 | 京东方科技集团股份有限公司 | 源漏层引线结构及其制备方法、阵列基板和显示面板 |
-
1994
- 1994-08-16 JP JP19264094A patent/JPH0862628A/ja active Pending
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