JP2752983B2 - 液晶表示用薄膜トランジスタの製造方法 - Google Patents
液晶表示用薄膜トランジスタの製造方法Info
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- JP2752983B2 JP2752983B2 JP7690588A JP7690588A JP2752983B2 JP 2752983 B2 JP2752983 B2 JP 2752983B2 JP 7690588 A JP7690588 A JP 7690588A JP 7690588 A JP7690588 A JP 7690588A JP 2752983 B2 JP2752983 B2 JP 2752983B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、液晶表示用薄膜トランジスタの製造方法に
関する。
関する。
（従来の技術） 最近、平面ディスプレイとしてアクティブマトリック
ス型液晶表示装置が広く市販され、その軽量性、低消費
電力から注目されている。中でも、薄膜トランジスタを
スイッチ素子として用いた液晶表示装置は、高コントラ
ストで画質が良好であるため、小形カラーテレビに広く
使用されている。
ス型液晶表示装置が広く市販され、その軽量性、低消費
電力から注目されている。中でも、薄膜トランジスタを
スイッチ素子として用いた液晶表示装置は、高コントラ
ストで画質が良好であるため、小形カラーテレビに広く
使用されている。
ところで、上記液晶表示装置に用いられる薄膜トラン
ジスタは従来、以下に説明する第４図（ａ）〜（ｄ）に
示す方法により製造されている。
ジスタは従来、以下に説明する第４図（ａ）〜（ｄ）に
示す方法により製造されている。
まず、透明絶縁基板としてのガラス基板１上にスパッ
タ蒸着によりモリブデテンタンタル膜（MT膜）を成膜し
た後、写真蝕刻法によりレジストパターン２を該MT膜上
に形成する。つづいて、このレジストパターン２をマス
クとしてMT膜を選択的にエッチングすることによりゲー
ト電極３を形成する（第４図（ａ）図示）。
タ蒸着によりモリブデテンタンタル膜（MT膜）を成膜し
た後、写真蝕刻法によりレジストパターン２を該MT膜上
に形成する。つづいて、このレジストパターン２をマス
クとしてMT膜を選択的にエッチングすることによりゲー
ト電極３を形成する（第４図（ａ）図示）。
次いで、レジストパターン２を除去した後、プラズマ
CVD法によりゲート絶縁膜としてのSiN膜４を成膜する。
つづいて、プラズマCVD法によりイントリシックアモル
ファスシリコン（以下、ａ−Siと略す）膜及びリンドー
プアモルファスシリコン（以下、n+a−Siと略す）膜を
順次成膜する。これらのSiN膜、ａ−Si膜及びn+a−Si膜
は、いずれもプラズマCVD装置（インライン式プラズマC
VD装置）により真空を破らずに連続して成膜する。ひき
つづき、写真蝕刻法によりレジストパターン５をn+a−S
i膜上に形成した後、該レジストパターン５をマスクと
してn+a−Si膜及びａ−Si膜を選択的にエッチングして
基板１側からａ−Siからなるチャンネル領域６及びn+a
−Siパターン７を夫々形成する（第４図（ｂ）図示）。
CVD法によりゲート絶縁膜としてのSiN膜４を成膜する。
つづいて、プラズマCVD法によりイントリシックアモル
ファスシリコン（以下、ａ−Siと略す）膜及びリンドー
プアモルファスシリコン（以下、n+a−Siと略す）膜を
順次成膜する。これらのSiN膜、ａ−Si膜及びn+a−Si膜
は、いずれもプラズマCVD装置（インライン式プラズマC
VD装置）により真空を破らずに連続して成膜する。ひき
つづき、写真蝕刻法によりレジストパターン５をn+a−S
i膜上に形成した後、該レジストパターン５をマスクと
してn+a−Si膜及びａ−Si膜を選択的にエッチングして
基板１側からａ−Siからなるチャンネル領域６及びn+a
−Siパターン７を夫々形成する（第４図（ｂ）図示）。
次いで、レジストパターン５を除去した後、全面にス
パッタ蒸着により透明導電膜としてのITO膜を成膜す
る。つづいて、写真蝕刻法によりレジストパターン８を
ITO膜上に形成した後、該レジストパターン８をマスク
としてITO膜を選択的にエッチングして画素電極９を形
成する（第４図（ｃ）図示）。
パッタ蒸着により透明導電膜としてのITO膜を成膜す
る。つづいて、写真蝕刻法によりレジストパターン８を
ITO膜上に形成した後、該レジストパターン８をマスク
としてITO膜を選択的にエッチングして画素電極９を形
成する（第４図（ｃ）図示）。
次いで、レジストパターン８を除去した後、全面にス
パッタ蒸着によりAl膜を成膜する。つづいて、写真蝕刻
法によりレジストパターン（図示せず）をAl膜上に形成
した後、該レジストパターンをマスクとしてAl膜を選択
的にエッチングして一端が前記画素電極９と接続される
ソース電極10、ドレイン電極11を夫々形成する。この
後、同レジストパターンをマスクとして露出したn+a−S
iパターン７及びチャンネル領域６の上層部を選択的に
エッチングしてチャンネル領域６上に互いに電気的に分
離されたn+a−Siからなるソース、ドレイン領域12、13
を形成して薄膜トランジスタを製造する（第４図（ｄ）
図示）。
パッタ蒸着によりAl膜を成膜する。つづいて、写真蝕刻
法によりレジストパターン（図示せず）をAl膜上に形成
した後、該レジストパターンをマスクとしてAl膜を選択
的にエッチングして一端が前記画素電極９と接続される
ソース電極10、ドレイン電極11を夫々形成する。この
後、同レジストパターンをマスクとして露出したn+a−S
iパターン７及びチャンネル領域６の上層部を選択的に
エッチングしてチャンネル領域６上に互いに電気的に分
離されたn+a−Siからなるソース、ドレイン領域12、13
を形成して薄膜トランジスタを製造する（第４図（ｄ）
図示）。
上述した従来の薄膜トランジスタの製造においては、
SiN膜、ａ−Si膜及びn+a−Si膜はコスト低減及び膜界面
の汚染防止のためにインライン式プラズマCVD装置によ
り真空を破らずに連続して成膜する。かかる連続的な成
膜に際して、チャンバ間において成膜温度が異なるた
め、ワークの搬送毎にチャンバ温度が上下動し、チャン
バ内面に付着している膜がチャンバ内の熱伸縮により剥
離してゴミとなって飛散する。こうしたゴミがSiNの成
膜過程でゲート電極上に落下すると、第５図に示すよう
にゲート電極３とチャンネル領域６間のゲート絶縁膜４
にゴミ14が付着して絶縁耐圧の低下を招き、ゲートとド
レイン等とのショートを起こす。また、図示しないがゲ
ート絶縁膜にピンホールが存在すると、同様な耐圧低下
を招く。なお、上記ショートは液晶表示装置において線
欠陥となるため、１個の薄膜トランジスタでもショート
が起こると不良製品となる。
SiN膜、ａ−Si膜及びn+a−Si膜はコスト低減及び膜界面
の汚染防止のためにインライン式プラズマCVD装置によ
り真空を破らずに連続して成膜する。かかる連続的な成
膜に際して、チャンバ間において成膜温度が異なるた
め、ワークの搬送毎にチャンバ温度が上下動し、チャン
バ内面に付着している膜がチャンバ内の熱伸縮により剥
離してゴミとなって飛散する。こうしたゴミがSiNの成
膜過程でゲート電極上に落下すると、第５図に示すよう
にゲート電極３とチャンネル領域６間のゲート絶縁膜４
にゴミ14が付着して絶縁耐圧の低下を招き、ゲートとド
レイン等とのショートを起こす。また、図示しないがゲ
ート絶縁膜にピンホールが存在すると、同様な耐圧低下
を招く。なお、上記ショートは液晶表示装置において線
欠陥となるため、１個の薄膜トランジスタでもショート
が起こると不良製品となる。
このようなことから、ゲート電極となる金属層のパタ
ーニング後に陽極酸化を施してゲート電極表面に緻密な
酸化膜を形成する方法が提案されているが、次のような
重大な問題がある。即ち、パターニング後のゲート電極
を陽極酸化すると第６図に示すようにゲート電極２の側
面に形成された酸化膜15がオーバーハング形状となる。
その結果、プラズマCVD法によりゲート絶縁膜としてのS
iN膜４を成膜すると前記酸化膜15のオーバーハング部付
近で段切れする恐れがあった。また、SiN膜上に連続的
に成膜されるａ−Si膜も同様に段切れを起こす恐れがあ
る。こうした段切れが生じると、トランジスタ特性の低
下を招き、ひいては該トランジスタを組込んだ液晶表示
装置の表示性能を低下させる。
ーニング後に陽極酸化を施してゲート電極表面に緻密な
酸化膜を形成する方法が提案されているが、次のような
重大な問題がある。即ち、パターニング後のゲート電極
を陽極酸化すると第６図に示すようにゲート電極２の側
面に形成された酸化膜15がオーバーハング形状となる。
その結果、プラズマCVD法によりゲート絶縁膜としてのS
iN膜４を成膜すると前記酸化膜15のオーバーハング部付
近で段切れする恐れがあった。また、SiN膜上に連続的
に成膜されるａ−Si膜も同様に段切れを起こす恐れがあ
る。こうした段切れが生じると、トランジスタ特性の低
下を招き、ひいては該トランジスタを組込んだ液晶表示
装置の表示性能を低下させる。
（発明が解決しようとする課題） 本発明は、上記従来の問題点を解決するためになされ
たもので、ゲート絶縁膜へのゴミ付着やピンホールの発
生があってもゲートとドレイン間又はゲートとソース間
のショートを防止した高信頼性の液晶表示用薄膜トラン
ジスタを製造し得る方法を提供しようとするものであ
る。
たもので、ゲート絶縁膜へのゴミ付着やピンホールの発
生があってもゲートとドレイン間又はゲートとソース間
のショートを防止した高信頼性の液晶表示用薄膜トラン
ジスタを製造し得る方法を提供しようとするものであ
る。
［発明の構成］ （課題を解決するための手段） 本発明に係わる液晶表示用薄膜トランジスタの製造方
法は、透明絶縁基板上にゲート電極となる金属層を成膜
した後、陽極酸化を施して前記金属層表面に酸化膜を形
成する工程と、 前記酸化膜が形成された金属層上に少なくともゲート
絶縁膜となる第１の絶縁膜、半導体薄膜および不純物ド
ープ半導体薄膜をこの順序でCVD法により真空を破らず
に連続して成膜した後、これらの膜をパターニングする
工程と、 少なくともパターニング後のゲート電極、半導体薄膜
および不純物ドープ半導体薄膜の側面を第２の絶縁膜で
覆う工程と、 透明導電膜を成膜し、パターニングしてソース、ドレ
イン電極および画素電極を形成する工程と を具備したことを特徴とするものである。
法は、透明絶縁基板上にゲート電極となる金属層を成膜
した後、陽極酸化を施して前記金属層表面に酸化膜を形
成する工程と、 前記酸化膜が形成された金属層上に少なくともゲート
絶縁膜となる第１の絶縁膜、半導体薄膜および不純物ド
ープ半導体薄膜をこの順序でCVD法により真空を破らず
に連続して成膜した後、これらの膜をパターニングする
工程と、 少なくともパターニング後のゲート電極、半導体薄膜
および不純物ドープ半導体薄膜の側面を第２の絶縁膜で
覆う工程と、 透明導電膜を成膜し、パターニングしてソース、ドレ
イン電極および画素電極を形成する工程と を具備したことを特徴とするものである。
本発明に係わる液晶表示用薄膜トランジスタの製造方
法において、前記ゲート電極、半導体薄膜および不純物
ドープ半導体薄膜の側面を第２の絶縁膜で覆う工程は、
例えば次のような方法によりなされる。
法において、前記ゲート電極、半導体薄膜および不純物
ドープ半導体薄膜の側面を第２の絶縁膜で覆う工程は、
例えば次のような方法によりなされる。
（１）前記ゲート電極、半導体薄膜および不純物ドープ
半導体薄膜のパターニングで用いたマスクを残存させた
状態でケイ素化合物を有機溶媒で溶解した溶液を塗布
し、低温加熱して酸化ケイ素膜を形成した後、前記マス
クを除去してその上の前記酸化ケイ素膜部分をリフトオ
フすることにより前記ゲート電極、半導体薄膜および不
純物ドープ半導体薄膜の側面を第２の絶縁膜で覆う。
半導体薄膜のパターニングで用いたマスクを残存させた
状態でケイ素化合物を有機溶媒で溶解した溶液を塗布
し、低温加熱して酸化ケイ素膜を形成した後、前記マス
クを除去してその上の前記酸化ケイ素膜部分をリフトオ
フすることにより前記ゲート電極、半導体薄膜および不
純物ドープ半導体薄膜の側面を第２の絶縁膜で覆う。
（２）陽極酸化を施して前記ゲート電極の側面を酸化
し、さらに酸素プラズマに曝して前記半導体薄膜および
不純物ドープ半導体薄膜の側面を酸化することにより前
記ゲート電極、半導体薄膜および不純物ドープ半導体薄
膜の側面を第２の絶縁膜で覆う。
し、さらに酸素プラズマに曝して前記半導体薄膜および
不純物ドープ半導体薄膜の側面を酸化することにより前
記ゲート電極、半導体薄膜および不純物ドープ半導体薄
膜の側面を第２の絶縁膜で覆う。
（３）パターニングされた前記不純物ドープ半導体薄膜
を含む全面に絶縁膜を被覆し、前記不純物ドープ半導体
薄膜上の前記絶縁膜を選択的に除去することにより前記
ゲート電極、半導体薄膜および不純物ドープ半導体薄膜
の側面を第２の絶縁膜で覆う。
を含む全面に絶縁膜を被覆し、前記不純物ドープ半導体
薄膜上の前記絶縁膜を選択的に除去することにより前記
ゲート電極、半導体薄膜および不純物ドープ半導体薄膜
の側面を第２の絶縁膜で覆う。
本発明に係わる液晶表示用薄膜トランジスタの製造方
法において、前記酸化膜が形成された金属層上に少なく
ともゲート絶縁膜となる第１の絶縁膜、半導体薄膜およ
び不純物ドープ半導体薄膜をこの順序でCVD法により真
空を破らずに連続して成膜した後、さらに例えばモリブ
デン膜のようなオーミック接続用金属膜を堆積し、これ
らの膜をパターニングすることを許容する。
法において、前記酸化膜が形成された金属層上に少なく
ともゲート絶縁膜となる第１の絶縁膜、半導体薄膜およ
び不純物ドープ半導体薄膜をこの順序でCVD法により真
空を破らずに連続して成膜した後、さらに例えばモリブ
デン膜のようなオーミック接続用金属膜を堆積し、これ
らの膜をパターニングすることを許容する。
（作用） 本発明によれば、ゲート電極となる金属層を成膜した
後、陽極酸化を施して該金属層表面に酸化膜を形成し、
この金属層の酸化膜上に少なくともゲート絶縁膜となる
第１の絶縁膜、半導体薄膜、不純物ドープ半導体薄膜を
順次成膜した後、これらの膜をパターニングすることに
よって、前記第１の絶縁膜の成膜に際して耐圧低下原因
（前記金属層の酸化膜上へのゴミ付着、膜中のピンホー
ル発生）があってもパターニングにより形成されたゲー
ト電極とドレイン又はゲート電極とソースのショートを
前記陽極酸化で形成された緻密な酸化膜により防止で
き、高信頼性の薄膜トランジスタを高歩留りで製造でき
る。しかも、陽極酸化をパターニング前の金属層の段階
で行ない、この金属層の酸化膜上にゲート絶縁膜となる
第１の絶縁膜、半導体薄膜、不純物ドープ半導体薄膜を
順次成膜した後、これらの膜をパターニングするため、
前述した第６図に示す従来方法のようにゲート電極側面
での酸化膜のオーバーハングの発生を解消でき、第１の
絶縁膜や半導体薄膜の段切れを防止できる。
後、陽極酸化を施して該金属層表面に酸化膜を形成し、
この金属層の酸化膜上に少なくともゲート絶縁膜となる
第１の絶縁膜、半導体薄膜、不純物ドープ半導体薄膜を
順次成膜した後、これらの膜をパターニングすることに
よって、前記第１の絶縁膜の成膜に際して耐圧低下原因
（前記金属層の酸化膜上へのゴミ付着、膜中のピンホー
ル発生）があってもパターニングにより形成されたゲー
ト電極とドレイン又はゲート電極とソースのショートを
前記陽極酸化で形成された緻密な酸化膜により防止で
き、高信頼性の薄膜トランジスタを高歩留りで製造でき
る。しかも、陽極酸化をパターニング前の金属層の段階
で行ない、この金属層の酸化膜上にゲート絶縁膜となる
第１の絶縁膜、半導体薄膜、不純物ドープ半導体薄膜を
順次成膜した後、これらの膜をパターニングするため、
前述した第６図に示す従来方法のようにゲート電極側面
での酸化膜のオーバーハングの発生を解消でき、第１の
絶縁膜や半導体薄膜の段切れを防止できる。
また、少なくともゲート電極、半導体薄膜及び不純物
ドープ半導体薄膜の側面に第２の絶縁膜を形成すること
によって、これらの側面を横切るソース、ドレイン電極
を該第２の絶縁膜により絶縁できるため、薄膜トランジ
スタのオフ領域でのリーク電流の発生を抑制でき、画像
表示に際してのフリッカ及びコントラストの低下を防止
できる。
ドープ半導体薄膜の側面に第２の絶縁膜を形成すること
によって、これらの側面を横切るソース、ドレイン電極
を該第２の絶縁膜により絶縁できるため、薄膜トランジ
スタのオフ領域でのリーク電流の発生を抑制でき、画像
表示に際してのフリッカ及びコントラストの低下を防止
できる。
（実施例） 以下、本発明の実施例を第１図（ａ）〜（ｆ）を参照
して詳細に説明する。
して詳細に説明する。
まず、ガラス基板21上にスパッタ蒸着によりゲート電
極となる厚さ4000Åのモリブデンタンタル層（MT層）22
を全面に成膜した。つづいて、ガラス基板21をクエン酸
溶液に浸漬し、MT層22を陽極、白金板を陰極とし、これ
らの間にDC100Vを１時間印加した。これにより、第１図
（ａ）に示すようにMT層22表面に厚さ約1600Åの緻密な
酸化膜23が形成された。なお、この酸化膜23はTa2O5に
近い特性を持ち、５×106V/cm以上の耐圧を有するもの
であった。
極となる厚さ4000Åのモリブデンタンタル層（MT層）22
を全面に成膜した。つづいて、ガラス基板21をクエン酸
溶液に浸漬し、MT層22を陽極、白金板を陰極とし、これ
らの間にDC100Vを１時間印加した。これにより、第１図
（ａ）に示すようにMT層22表面に厚さ約1600Åの緻密な
酸化膜23が形成された。なお、この酸化膜23はTa2O5に
近い特性を持ち、５×106V/cm以上の耐圧を有するもの
であった。
次いで、前記MT層の酸化膜上にプラズマCVD法により
厚さ3000ÅのSiN膜、厚さ3000Åのａ−Si膜及び厚さ500
Åのn+a−Si膜を全面に連続して成膜した。つづいて、
スパッタ蒸着により厚さ500Åのモリブデン膜を全面に
成膜した。ひきつづき、写真蝕刻法によりレジストパタ
ーン24をモリブデン膜上に形成した後、該レジストパタ
ーン24をマスクとしてケミカルドライエッチング法によ
りモリブデン膜、n+a−Si膜、ａ−Si膜、酸化膜23及びM
T層22を順次エッチング除去した。これにより、第１図
（ｂ）に示すようにガラス基板21側からMTからなるゲー
ト電極25、酸化膜パターン26、SiNからなるゲート絶縁
膜27、ａ−Siからなるチャンネル領域28、n+a−Siパタ
ーン29及びモリブデンパターン30が形成された。
厚さ3000ÅのSiN膜、厚さ3000Åのａ−Si膜及び厚さ500
Åのn+a−Si膜を全面に連続して成膜した。つづいて、
スパッタ蒸着により厚さ500Åのモリブデン膜を全面に
成膜した。ひきつづき、写真蝕刻法によりレジストパタ
ーン24をモリブデン膜上に形成した後、該レジストパタ
ーン24をマスクとしてケミカルドライエッチング法によ
りモリブデン膜、n+a−Si膜、ａ−Si膜、酸化膜23及びM
T層22を順次エッチング除去した。これにより、第１図
（ｂ）に示すようにガラス基板21側からMTからなるゲー
ト電極25、酸化膜パターン26、SiNからなるゲート絶縁
膜27、ａ−Siからなるチャンネル領域28、n+a−Siパタ
ーン29及びモリブデンパターン30が形成された。
次いで、レジストパターン24を残置した状態でケイ素
化合物を有機溶媒で溶解したSiO2溶液（東京応化社製商
品名;OCD）をスピンナーにより塗布し、約100℃の低温
で加熱してSiO2膜を形成した後、レジストパターン24を
除去することによりレジストパターン24上のSiO2膜をリ
フトオフした。その後、250℃で１時間アニールして第
１図（ｃ）に示すようにゲート電極25から最上層のモリ
ブデンパターン30に亙る多層パターン側面を覆い、かつ
端部がガラス基板21上に延在されたSiO2膜31を形成し
た。なお、SiO2溶液のスピナーによる塗布は表面の平坦
化に大きく寄与する。
化合物を有機溶媒で溶解したSiO2溶液（東京応化社製商
品名;OCD）をスピンナーにより塗布し、約100℃の低温
で加熱してSiO2膜を形成した後、レジストパターン24を
除去することによりレジストパターン24上のSiO2膜をリ
フトオフした。その後、250℃で１時間アニールして第
１図（ｃ）に示すようにゲート電極25から最上層のモリ
ブデンパターン30に亙る多層パターン側面を覆い、かつ
端部がガラス基板21上に延在されたSiO2膜31を形成し
た。なお、SiO2溶液のスピナーによる塗布は表面の平坦
化に大きく寄与する。
次いで、スパッタ蒸着により全面に透明導電材料とし
てのITO膜を成膜した後、写真蝕刻法により該ITO膜上に
レジストパターン32を形成した。つづいて、レジストパ
ターン32をマスクとして硝酸を含む塩酸溶液によりエッ
チングして第１図（ｄ）に示すように画素電極を兼ねる
ソース電極33及び列選択線を兼ねるドレイン電極34を形
成した。ひきつづき、レジストパターン32をマスクとし
て露出したモリブデンパターン30及びn+a−Siパターン2
9をケミカルドラエッチング法により選択的に除去し
た。これによりａ−Siからなるチャンネル領域28上に互
いに電気的に分離されたn+a−Siからなるソース、ドレ
イン領域35、36が形成されると共に、ソース、ドレイン
領域35、36上にそれらと同パターンのモリブデン膜3
71、372が形成された。こうした工程により、第１図
（ｅ）に示すように前記ソース、ドレイン電極33、34の
一端側が夫々モリブデン膜371、372を介してソース、ド
レイン領域35、36にオーミック接続される。
てのITO膜を成膜した後、写真蝕刻法により該ITO膜上に
レジストパターン32を形成した。つづいて、レジストパ
ターン32をマスクとして硝酸を含む塩酸溶液によりエッ
チングして第１図（ｄ）に示すように画素電極を兼ねる
ソース電極33及び列選択線を兼ねるドレイン電極34を形
成した。ひきつづき、レジストパターン32をマスクとし
て露出したモリブデンパターン30及びn+a−Siパターン2
9をケミカルドラエッチング法により選択的に除去し
た。これによりａ−Siからなるチャンネル領域28上に互
いに電気的に分離されたn+a−Siからなるソース、ドレ
イン領域35、36が形成されると共に、ソース、ドレイン
領域35、36上にそれらと同パターンのモリブデン膜3
71、372が形成された。こうした工程により、第１図
（ｅ）に示すように前記ソース、ドレイン電極33、34の
一端側が夫々モリブデン膜371、372を介してソース、ド
レイン領域35、36にオーミック接続される。
次いで、レジストパターン32を除去した後、全面にSi
N膜を成膜した。つづいて、このSiN膜を写真蝕刻法によ
り形成されたレジストパターン（図示せず）をマスクと
してケミカルドライエッチング法により選択的に除去す
ることにより、第１図（ｆ）に示すようにパッシベーシ
ョン膜38を形成すると共に、画素電極部となるソース電
極33部分を露出させた。
N膜を成膜した。つづいて、このSiN膜を写真蝕刻法によ
り形成されたレジストパターン（図示せず）をマスクと
してケミカルドライエッチング法により選択的に除去す
ることにより、第１図（ｆ）に示すようにパッシベーシ
ョン膜38を形成すると共に、画素電極部となるソース電
極33部分を露出させた。
しかして、本実施例によればゲート電極となるMT層22
をガラス基板21上に成膜した後、陽極酸化を施して該MT
層22表面に酸化膜23を形成し、このMT層22の酸化膜上23
にゲート絶縁膜となるSiN膜、ａ−Si膜、n+a−Si膜及び
モリブデン膜を順次成膜した後、これらの膜をパターニ
ングすることによって、前記SiN膜の成膜に際して耐圧
低下原因（前記MT層22の酸化膜23上へのゴミ付着、膜中
のピンホール発生）があってもパターニングにより形成
されたゲート電極25とドレイン領域36又はゲート電極25
とソース領域35のショートを前記陽極酸化で形成された
緻密な酸化膜パターン26により防止できる。しかも、陽
極酸化をパターニング前のMT層22の段階で行ない、この
MT層22の酸化膜23上にゲート絶縁膜となるSiN膜、ａ−S
i膜、n+a−Si膜及びモリブデン膜を順次成膜した後、こ
れらの膜をパターニングするため、前述した第６図に示
す従来方法のようにゲート電極側面での酸化膜のオーバ
ーハングの発生を解消でき、SiN膜やａ−Si膜の段切れ
を防止できる。従って、高耐圧で高性能の薄膜トランジ
スタを高歩留りで製造できる。
をガラス基板21上に成膜した後、陽極酸化を施して該MT
層22表面に酸化膜23を形成し、このMT層22の酸化膜上23
にゲート絶縁膜となるSiN膜、ａ−Si膜、n+a−Si膜及び
モリブデン膜を順次成膜した後、これらの膜をパターニ
ングすることによって、前記SiN膜の成膜に際して耐圧
低下原因（前記MT層22の酸化膜23上へのゴミ付着、膜中
のピンホール発生）があってもパターニングにより形成
されたゲート電極25とドレイン領域36又はゲート電極25
とソース領域35のショートを前記陽極酸化で形成された
緻密な酸化膜パターン26により防止できる。しかも、陽
極酸化をパターニング前のMT層22の段階で行ない、この
MT層22の酸化膜23上にゲート絶縁膜となるSiN膜、ａ−S
i膜、n+a−Si膜及びモリブデン膜を順次成膜した後、こ
れらの膜をパターニングするため、前述した第６図に示
す従来方法のようにゲート電極側面での酸化膜のオーバ
ーハングの発生を解消でき、SiN膜やａ−Si膜の段切れ
を防止できる。従って、高耐圧で高性能の薄膜トランジ
スタを高歩留りで製造できる。
また、ゲート電極25から最上層のモリブデン膜371、3
72に亙る側面にSiO2膜31を形成することによって、これ
らの側面を横切るソース、ドレイン電極33、34を該SiO2
膜31により絶縁できるため、薄膜トランジスタのオフ領
域（ゲート電極25とソース領域35間の電圧が負の領域）
でのリーク電流の発生を抑制できる。その結果、画像表
示に際してのフリッカ及びコントラストの低下を防止で
きる。しかも、ゲート電極25から最上層のモリブデン膜
371、372までに亙る側面全体をSiO2膜31で覆うことによ
り、これらの多層パターンの形成に伴う段差を緩和でき
るため、以後のITO膜の成膜時での段切れを抑制でき、
しかも電流リーク等の問題を生じることなくゲート電極
25の低抵抗化を図るために必要な値までMT層を厚くする
ことが可能となる。
72に亙る側面にSiO2膜31を形成することによって、これ
らの側面を横切るソース、ドレイン電極33、34を該SiO2
膜31により絶縁できるため、薄膜トランジスタのオフ領
域（ゲート電極25とソース領域35間の電圧が負の領域）
でのリーク電流の発生を抑制できる。その結果、画像表
示に際してのフリッカ及びコントラストの低下を防止で
きる。しかも、ゲート電極25から最上層のモリブデン膜
371、372までに亙る側面全体をSiO2膜31で覆うことによ
り、これらの多層パターンの形成に伴う段差を緩和でき
るため、以後のITO膜の成膜時での段切れを抑制でき、
しかも電流リーク等の問題を生じることなくゲート電極
25の低抵抗化を図るために必要な値までMT層を厚くする
ことが可能となる。
更に、ソース、ドレイン領域35、36にITOからなるソ
ース、ドレイン電極33、34を夫々モリブデン膜371、372
を介して接続すれば、ソース、ドレイン電極33、34をソ
ース、ドレイン領域35、36に良好にオーミック接続でき
る。しかも、ソース、ドレイン電極33、34とソース、ド
レイン領域35、36との密着性を向上できるため、剥離等
の歩留り低下を防止できる。
ース、ドレイン電極33、34を夫々モリブデン膜371、372
を介して接続すれば、ソース、ドレイン電極33、34をソ
ース、ドレイン領域35、36に良好にオーミック接続でき
る。しかも、ソース、ドレイン電極33、34とソース、ド
レイン領域35、36との密着性を向上できるため、剥離等
の歩留り低下を防止できる。
なお、上記実施例ではSiO膜31の形成をモリブデン
膜、n+a−Si膜、ａ−Si膜、酸化膜及びMT層のパターニ
ングに使用したレジストパターン24を除去するリフトオ
フ技術により行なったがこれに限定されず、以下に説明
する２つの方法で第２の絶縁膜を形成してもよい。
膜、n+a−Si膜、ａ−Si膜、酸化膜及びMT層のパターニ
ングに使用したレジストパターン24を除去するリフトオ
フ技術により行なったがこれに限定されず、以下に説明
する２つの方法で第２の絶縁膜を形成してもよい。
．前記実施例と同様な方法によりレジストパターン24
をマスクとしてガラス基板21上にMTからなるゲート電極
25、酸化膜パターン26、SiNからなるゲート絶縁膜27、
ａ−Siからなるチャンネル領域28、n+a−Siパターン29
及びモリブデンパターン30を形成する（第２図（ａ）図
示）。つづいて、レジストパターン24を除去した後、ク
エン酸溶液を用いた陽極酸化法によりMTからなるゲート
電極24の側面を酸化して稠密な酸化膜（Ta2O5膜）39を
形成する。ひきつづき、O2プラズマ中に曝してａ−Siの
チャンネル領域27及びn+a−Siパターン28の側面にSiO2
膜40を形成する（第２図（ｂ）図示）。かかる方法によ
れば、簡単な工程で、かつ経済的にゲート電極24及びチ
ャンネル領域27、n+a−Siパターン28の側面を絶縁する
ことができる。
をマスクとしてガラス基板21上にMTからなるゲート電極
25、酸化膜パターン26、SiNからなるゲート絶縁膜27、
ａ−Siからなるチャンネル領域28、n+a−Siパターン29
及びモリブデンパターン30を形成する（第２図（ａ）図
示）。つづいて、レジストパターン24を除去した後、ク
エン酸溶液を用いた陽極酸化法によりMTからなるゲート
電極24の側面を酸化して稠密な酸化膜（Ta2O5膜）39を
形成する。ひきつづき、O2プラズマ中に曝してａ−Siの
チャンネル領域27及びn+a−Siパターン28の側面にSiO2
膜40を形成する（第２図（ｂ）図示）。かかる方法によ
れば、簡単な工程で、かつ経済的にゲート電極24及びチ
ャンネル領域27、n+a−Siパターン28の側面を絶縁する
ことができる。
．前記実施例と同様な方法によりレジストパターン24
をマスクとしてガラス基板21上にMTからなるゲート電極
25、酸化膜パターン26、SiNからなるゲート絶縁膜27、
ａ−Siからなるチャンネル領域28、n+a−Siパターン29
及びモリブデンパターン30を形成する（第３図（ａ）図
示）。つづいて、レジストパターン24を除去した後、全
面にSiO2膜41を成膜し、更にネガ型レジスト膜42を被覆
する（第３図（ｂ）図示）。ひきつづき、ガラス基板21
側から全面露光する。この時、モリブデンパターン30上
に位置するレジスト膜41部分は光不透過性のゲート電極
25等により露光されず、該ゲート電極25以外のSiO2膜41
上に被覆されたレジスト膜42部分のみが露光されるた
め、この後の現像処理によりモリブデンパターン30上に
位置するレジスト膜42部分が除去されて開孔部43が形成
される。次いで、レジスト膜42をマスクとして開孔部43
から露出するSiO2膜41をケミカルドラエッチングするこ
とにより、第３図（ｃ）に示すようにゲート電極25から
最上層のモリブデンパターン30に亙る多層パターン側面
を覆い、かつ端部がガラス基板21上に延在されたSiO2膜
41′が形成される。
をマスクとしてガラス基板21上にMTからなるゲート電極
25、酸化膜パターン26、SiNからなるゲート絶縁膜27、
ａ−Siからなるチャンネル領域28、n+a−Siパターン29
及びモリブデンパターン30を形成する（第３図（ａ）図
示）。つづいて、レジストパターン24を除去した後、全
面にSiO2膜41を成膜し、更にネガ型レジスト膜42を被覆
する（第３図（ｂ）図示）。ひきつづき、ガラス基板21
側から全面露光する。この時、モリブデンパターン30上
に位置するレジスト膜41部分は光不透過性のゲート電極
25等により露光されず、該ゲート電極25以外のSiO2膜41
上に被覆されたレジスト膜42部分のみが露光されるた
め、この後の現像処理によりモリブデンパターン30上に
位置するレジスト膜42部分が除去されて開孔部43が形成
される。次いで、レジスト膜42をマスクとして開孔部43
から露出するSiO2膜41をケミカルドラエッチングするこ
とにより、第３図（ｃ）に示すようにゲート電極25から
最上層のモリブデンパターン30に亙る多層パターン側面
を覆い、かつ端部がガラス基板21上に延在されたSiO2膜
41′が形成される。
上記実施例では、ゲート電極の材料としてMTを使用し
たが、Al、Ta等を使用してもよい。また、これらの組合
わせによる多層構造としてもよい。
たが、Al、Ta等を使用してもよい。また、これらの組合
わせによる多層構造としてもよい。
上記実施例では、半導体薄膜としてアモルファスシリ
コンを使用したが、多結晶シリコンを使用してもよい。
こうしたアモルファスシリコンの成膜に際しては、プラ
ズマCVD法を使用したが、光CVD法、ECR−CVD法、スパッ
タ蒸着法を採用してもよい。
コンを使用したが、多結晶シリコンを使用してもよい。
こうしたアモルファスシリコンの成膜に際しては、プラ
ズマCVD法を使用したが、光CVD法、ECR−CVD法、スパッ
タ蒸着法を採用してもよい。
上記実施例では、ソース、ドレイン領域に対してITO
からなるソース、ドレイン電極をオーミック接続するた
めにモリブデン膜を使用したが、チタン等のモリブデン
以外の高融点金属膜を使用してもよく、場合によっては
省略してもよい。
からなるソース、ドレイン電極をオーミック接続するた
めにモリブデン膜を使用したが、チタン等のモリブデン
以外の高融点金属膜を使用してもよく、場合によっては
省略してもよい。
上記実施例では、ソース、ドレイン電極をITOにより
形成したが、これに限定されない。例えばITO膜、Mo膜
及びAl膜の三層構造にしてもよい。かかる構造にすれ
ば、ソース、ドレイン電極の低抵抗化を達成できるた
め、パターン幅を微細化できる利点を有する。但し、前
記構造を採用する場合には、ソース電極の画素電極部と
なるMo膜及びAl膜部分をパッシベーション膜の形成工程
において除去する必要がある。
形成したが、これに限定されない。例えばITO膜、Mo膜
及びAl膜の三層構造にしてもよい。かかる構造にすれ
ば、ソース、ドレイン電極の低抵抗化を達成できるた
め、パターン幅を微細化できる利点を有する。但し、前
記構造を採用する場合には、ソース電極の画素電極部と
なるMo膜及びAl膜部分をパッシベーション膜の形成工程
において除去する必要がある。
［発明の効果］ 以上詳述した如く、本発明によればゲート絶縁膜への
ゴミ付着やピンホールの発生があってもゲートとドレイ
ン間又はゲートとソース間のショートを防止でき、かつ
ゲート絶縁膜や半導体薄膜の段切れを防止でき、更にオ
フ領域でのリーク電流の発生を抑制して画像表示に際し
てのフリッカ及びコントラストの低下を改善でき、ひい
ては高性能、高信頼性の液晶表示用薄膜トランジスタを
高歩留りで製造し得る方法を提供できる。
ゴミ付着やピンホールの発生があってもゲートとドレイ
ン間又はゲートとソース間のショートを防止でき、かつ
ゲート絶縁膜や半導体薄膜の段切れを防止でき、更にオ
フ領域でのリーク電流の発生を抑制して画像表示に際し
てのフリッカ及びコントラストの低下を改善でき、ひい
ては高性能、高信頼性の液晶表示用薄膜トランジスタを
高歩留りで製造し得る方法を提供できる。
第１図（ａ）〜（ｆ）は本発明の実施例における薄膜ト
ランジスタの製造工程を示す断面図、第２図（ａ）、
（ｂ）及び第３図（ａ）〜（ｃ）は夫々本発明の他の実
施例におけるゲート電極、半導体薄膜の側面への絶縁膜
の形成工程を示す断面図、第４図（ａ）〜（ｄ）は従来
の液晶表示用薄膜トランジスタの製造工程を示す断面
図、第５図は従来の薄膜トランジスタの製造方法におけ
る問題点を説明するための断面図、第６図は改良された
従来の薄膜トランジスタの製造方法における問題点を説
明するための断面図である。 21……ガラス基板、22……MT層、23……酸化膜、25……
ゲート電極、26……酸化膜パターン、27……ゲート絶縁
膜、28……ａ−Siからなるチャンネル領域、29……n+a
−Siパターン、31、40、41′……SiO2膜、33……ソース
電極、34……ドレイン電極、35……ソース領域、36……
ドレイン領域、39……酸化膜（Ta2O5膜）。
ランジスタの製造工程を示す断面図、第２図（ａ）、
（ｂ）及び第３図（ａ）〜（ｃ）は夫々本発明の他の実
施例におけるゲート電極、半導体薄膜の側面への絶縁膜
の形成工程を示す断面図、第４図（ａ）〜（ｄ）は従来
の液晶表示用薄膜トランジスタの製造工程を示す断面
図、第５図は従来の薄膜トランジスタの製造方法におけ
る問題点を説明するための断面図、第６図は改良された
従来の薄膜トランジスタの製造方法における問題点を説
明するための断面図である。 21……ガラス基板、22……MT層、23……酸化膜、25……
ゲート電極、26……酸化膜パターン、27……ゲート絶縁
膜、28……ａ−Siからなるチャンネル領域、29……n+a
−Siパターン、31、40、41′……SiO2膜、33……ソース
電極、34……ドレイン電極、35……ソース領域、36……
ドレイン領域、39……酸化膜（Ta2O5膜）。
Claims (5)
- 【請求項１】透明絶縁基板上にゲート電極となる金属層
を成膜した後、陽極酸化を施して前記金属層表面に酸化
膜を形成する工程と、 前記酸化膜が形成された金属層上に少なくともゲート絶
縁膜となる第１の絶縁膜、半導体薄膜および不純物ドー
プ半導体薄膜をこの順序でCVD法により真空を破らずに
連続して成膜した後、これらの膜をパターニングする工
程と、 少なくともパターニング後のゲート電極、半導体薄膜お
よび不純物ドープ半導体薄膜の側面を第２の絶縁膜で覆
う工程と、 透明導電膜を成膜し、パターニングしてソース、ドレイ
ン電極および画素電極を形成する工程と を具備したことを特徴とする液晶表示用薄膜トランジス
タの製造方法。 - 【請求項２】前記ゲート電極、半導体薄膜および不純物
ドープ半導体薄膜の側面を第２の絶縁膜で覆う工程は、
その直前のパターニングで用いたマスクを残存させた状
態でケイ素化合物を有機溶媒で溶解した溶液を塗布し、
低温加熱して酸化ケイ素膜を形成した後、前記マスクを
除去してその上の前記酸化ケイ素膜部分をリフトオフす
ることによりなされることを特徴とする請求項１記載の
液晶表示用薄膜トランジスタの製造方法。 - 【請求項３】前記ゲート電極、半導体薄膜および不純物
ドープ半導体薄膜の側面を第２の絶縁膜で覆う工程は、
陽極酸化を施して前記ゲート電極の側面を酸化し、さら
に酸素プラズマに曝して前記半導体薄膜および不純物ド
ープ半導体薄膜の側面を酸化することによりなされるこ
とを特徴とする請求項１記載の液晶表示用薄膜トランジ
スタの製造方法。 - 【請求項４】前記ゲート電極、半導体薄膜および不純物
ドープ半導体薄膜の側面を第２の絶縁膜で覆う工程は、
パターニングされた前記不純物ドープ半導体薄膜を含む
全面に絶縁膜を被覆し、前記不純物ドープ半導体薄膜上
の前記絶縁膜を選択的に除去することによりなされるこ
とを特徴とする請求項１記載の液晶表示用薄膜トランジ
スタの製造方法。 - 【請求項５】前記酸化膜が形成された金属層上に少なく
ともゲート絶縁膜となる第１の絶縁膜、半導体薄膜およ
び不純物ドープ半導体薄膜をこの順序でCVD法により真
空を破らずに連続して成膜した後、さらにオーミック接
続用金属膜を堆積し、これらの膜をパターニングするこ
とを特徴とする請求項１記載の液晶表示用薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7690588A JP2752983B2 (ja) | 1988-03-30 | 1988-03-30 | 液晶表示用薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7690588A JP2752983B2 (ja) | 1988-03-30 | 1988-03-30 | 液晶表示用薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248136A JPH01248136A (ja) | 1989-10-03 |
| JP2752983B2 true JP2752983B2 (ja) | 1998-05-18 |
Family
ID=13618681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7690588A Expired - Fee Related JP2752983B2 (ja) | 1988-03-30 | 1988-03-30 | 液晶表示用薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752983B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2620240B2 (ja) | 1987-06-10 | 1997-06-11 | 株式会社日立製作所 | 液晶表示装置 |
| US5402254B1 (en) * | 1990-10-17 | 1998-09-22 | Hitachi Ltd | Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon |
| WO2005047966A1 (en) * | 2003-11-14 | 2005-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and manufacturing method thereof |
| JP2011040593A (ja) * | 2009-08-12 | 2011-02-24 | Seiko Epson Corp | 半導体装置ならびに半導体装置の製造方法 |
| US8338240B2 (en) * | 2010-10-01 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing transistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185783A (ja) * | 1985-02-13 | 1986-08-19 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
-
1988
- 1988-03-30 JP JP7690588A patent/JP2752983B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH01248136A (ja) | 1989-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |