JP3175225B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】例えばアクティブマトリックス液晶表示
素子の能動素子等に用いられる薄膜トランジスタとし
て、基板上に形成したゲート電極の上にゲート絶縁膜を
形成し、このゲート絶縁膜の上にｉ型半導体層を形成す
るとともに、このｉ型半導体層の両側部の上にｎ型半導
体層を介してソース電極およびドレイン電極を形成した
構造のものがある。なお、この構造は、一般に逆スタガ
ー構造と呼ばれている。
素子の能動素子等に用いられる薄膜トランジスタとし
て、基板上に形成したゲート電極の上にゲート絶縁膜を
形成し、このゲート絶縁膜の上にｉ型半導体層を形成す
るとともに、このｉ型半導体層の両側部の上にｎ型半導
体層を介してソース電極およびドレイン電極を形成した
構造のものがある。なお、この構造は、一般に逆スタガ
ー構造と呼ばれている。
【０００３】この逆スタガー構造の薄膜トランジスタ
は、従来、次のような製造方法で製造されている。
は、従来、次のような製造方法で製造されている。
【０００４】図２は従来の薄膜トランジスタの製造工程
図であり、ここでは、アクティブマトリックス液晶表示
素子の一方の透明基板上に画素電極の能動素子として形
成される薄膜トランジスタの製造工程を示している。
図であり、ここでは、アクティブマトリックス液晶表示
素子の一方の透明基板上に画素電極の能動素子として形
成される薄膜トランジスタの製造工程を示している。
【０００５】［工程１］まず、図２（ａ）に示すよう
に、ガラス等からなる透明な絶縁性基板１上に、ゲート
電極２とこのゲート電極２につながる図示しない配線部
（走査ライン）を形成した後、この基板１上に、ゲート
絶縁膜３と、ｉ型半導体層４と、このｉ型半導体層４を
保護するためのブロッキング絶縁膜７とを順次成膜す
る。
に、ガラス等からなる透明な絶縁性基板１上に、ゲート
電極２とこのゲート電極２につながる図示しない配線部
（走査ライン）を形成した後、この基板１上に、ゲート
絶縁膜３と、ｉ型半導体層４と、このｉ型半導体層４を
保護するためのブロッキング絶縁膜７とを順次成膜す
る。
【０００６】なお、上記ゲート電極２およびその配線部
は、基板１上にＴa ，Ｔa −Ｍo 合金，Ｃr 等の金属を
スパッタリング法またはメッキ法等によって被着させ、
この金属膜をフォトリソグラフィ法によりパターニング
して形成されている。
は、基板１上にＴa ，Ｔa −Ｍo 合金，Ｃr 等の金属を
スパッタリング法またはメッキ法等によって被着させ、
この金属膜をフォトリソグラフィ法によりパターニング
して形成されている。
【０００７】また、一般に、上記ゲート絶縁膜３はＳi
Ｎ（窒化シリコン）等で形成され、ｉ型半導体層４はａ
−Ｓi （アモルファスシリコン）で形成され、ブロッキ
ング絶縁膜７は上記ゲート絶縁膜３と同じ絶縁材料（Ｓ
iＮ等）で形成されており、これらはプラズマＣＶＤ法
により連続して成膜されている。
Ｎ（窒化シリコン）等で形成され、ｉ型半導体層４はａ
−Ｓi （アモルファスシリコン）で形成され、ブロッキ
ング絶縁膜７は上記ゲート絶縁膜３と同じ絶縁材料（Ｓ
iＮ等）で形成されており、これらはプラズマＣＶＤ法
により連続して成膜されている。
【０００８】［工程２］次に、図２（ｂ）に示すよう
に、上記ブロッキング絶縁膜７をフォトリソグラフィ法
によりｉ型半導体層４のチャンネル領域に対応する形状
にパターニングし、次いでｉ型半導体層４をフォトリソ
グラフィ法により所定形状にパターニングする。
に、上記ブロッキング絶縁膜７をフォトリソグラフィ法
によりｉ型半導体層４のチャンネル領域に対応する形状
にパターニングし、次いでｉ型半導体層４をフォトリソ
グラフィ法により所定形状にパターニングする。
【０００９】［工程３］次に、図２（ｃ）に示すよう
に、基板１上にｎ型半導体層５をプラズマＣＶＤ法によ
り成膜し、その上にソース，ドレイン電極用金属膜６を
スパッタリング法によって成膜する。なお、ｎ型半導体
層５は、不純物をドープしたａ−Ｓi で形成され、ソー
ス，ドレイン電極用金属膜６はＣr等で形成されてい
る。
に、基板１上にｎ型半導体層５をプラズマＣＶＤ法によ
り成膜し、その上にソース，ドレイン電極用金属膜６を
スパッタリング法によって成膜する。なお、ｎ型半導体
層５は、不純物をドープしたａ−Ｓi で形成され、ソー
ス，ドレイン電極用金属膜６はＣr等で形成されてい
る。
【００１０】［工程４］次に、図２（ｄ）に示すよう
に、上記ソース，ドレイン電極用金属膜６をフォトリソ
グラフィ法によってパターニングし、ソース電極６Ｓ
と、ドレイン電極６Ｄおよびこのドレイン電極６Ｄにつ
ながる図示しない配線部（データライン）を形成し、さ
らに、上記ｎ型半導体層５をソース，ドレイン電極６
Ｓ，６Ｄ下の部分を残してエッチングすることにより、
このｎ型半導体層５をチャンネル領域において分離し
て、薄膜トランジスタを完成する。
に、上記ソース，ドレイン電極用金属膜６をフォトリソ
グラフィ法によってパターニングし、ソース電極６Ｓ
と、ドレイン電極６Ｄおよびこのドレイン電極６Ｄにつ
ながる図示しない配線部（データライン）を形成し、さ
らに、上記ｎ型半導体層５をソース，ドレイン電極６
Ｓ，６Ｄ下の部分を残してエッチングすることにより、
このｎ型半導体層５をチャンネル領域において分離し
て、薄膜トランジスタを完成する。
【００１１】この場合、ｉ型半導体層４のチャンネル領
域の上に直接ｎ型半導体層５が接していると、このｎ型
半導体層５をエッチングするときに、ｉ型半導体層４の
チャンネル領域の表面もエッチングされてｉ型半導体層
４がダメージを受け、製造された薄膜トランジスタの特
性が悪くなってしまうが、上記製造方法では、ｉ型半導
体層４のチャンネル領域の上にブロッキング絶縁膜７を
形成しているため、ｎ型半導体層５のエッチング時にｉ
型半導体層４がエッチングされるのを防いで、特性のよ
い薄膜トランジスタを製造することができる。
域の上に直接ｎ型半導体層５が接していると、このｎ型
半導体層５をエッチングするときに、ｉ型半導体層４の
チャンネル領域の表面もエッチングされてｉ型半導体層
４がダメージを受け、製造された薄膜トランジスタの特
性が悪くなってしまうが、上記製造方法では、ｉ型半導
体層４のチャンネル領域の上にブロッキング絶縁膜７を
形成しているため、ｎ型半導体層５のエッチング時にｉ
型半導体層４がエッチングされるのを防いで、特性のよ
い薄膜トランジスタを製造することができる。
【００１２】なお、図２（ｅ）は、上記薄膜トランジス
タを形成した基板１上に画素電極８を形成した状態を示
しており、この画素電極８は、ゲート絶縁膜３の上に形
成されている。この画素電極８は、ＩＴＯ等からなる透
明導電膜を成膜してこれをパターニングする方法で形成
されており、この画素電極８は、その一端部を薄膜トラ
ンジスタのソース電極６Ｓの上に重ねて形成することに
よって前記ソース電極６Ｓに接続されている。
タを形成した基板１上に画素電極８を形成した状態を示
しており、この画素電極８は、ゲート絶縁膜３の上に形
成されている。この画素電極８は、ＩＴＯ等からなる透
明導電膜を成膜してこれをパターニングする方法で形成
されており、この画素電極８は、その一端部を薄膜トラ
ンジスタのソース電極６Ｓの上に重ねて形成することに
よって前記ソース電極６Ｓに接続されている。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来の薄膜トランジスタの製造方法は、ｎ型半導体層５を
エッチングして、このｎ型半導体層５をチャンネル領域
において分離するものであるため、ｎ型半導体層５をエ
ッチングする際にｉ型半導体層４もエッチングされてダ
メージを受けるのを防ぐには、ｉ型半導体層４のチャン
ネル領域の上にブロッキング絶縁膜７を形成しておく必
要がある。
来の薄膜トランジスタの製造方法は、ｎ型半導体層５を
エッチングして、このｎ型半導体層５をチャンネル領域
において分離するものであるため、ｎ型半導体層５をエ
ッチングする際にｉ型半導体層４もエッチングされてダ
メージを受けるのを防ぐには、ｉ型半導体層４のチャン
ネル領域の上にブロッキング絶縁膜７を形成しておく必
要がある。
【００１４】このため、従来の製造方法では、上述した
ように、ｉ型半導体層４の上にブロッキング絶縁膜７を
成膜してそのパターニングを行なった後に、ｎ型半導体
層５およびソース，ドレイン電極用金属膜６を成膜しな
ければならず、そのため、薄膜トランジスタの製造工程
数が多くて、製造コストが高くなるという問題をもって
いた。
ように、ｉ型半導体層４の上にブロッキング絶縁膜７を
成膜してそのパターニングを行なった後に、ｎ型半導体
層５およびソース，ドレイン電極用金属膜６を成膜しな
ければならず、そのため、薄膜トランジスタの製造工程
数が多くて、製造コストが高くなるという問題をもって
いた。
【００１５】しかも、上記ブロッキング絶縁膜７は、一
般に、ゲート絶縁膜３と同じ絶縁材（Ｓi Ｎ等）で形成
されているため、ｉ型半導体層４にピンホールがある
と、ブロッキング絶縁膜７のパターニング時に、ブロッ
キング絶縁膜７のエッチング液がｉ型半導体層４のピン
ホールを通ってゲート絶縁膜３に達し、ゲート絶縁膜３
もエッチングしてしまう。
般に、ゲート絶縁膜３と同じ絶縁材（Ｓi Ｎ等）で形成
されているため、ｉ型半導体層４にピンホールがある
と、ブロッキング絶縁膜７のパターニング時に、ブロッ
キング絶縁膜７のエッチング液がｉ型半導体層４のピン
ホールを通ってゲート絶縁膜３に達し、ゲート絶縁膜３
もエッチングしてしまう。
【００１６】このため、従来の製造方法は、薄膜トラン
ジスタの製造過程（ブロッキング絶縁膜７のパターニン
グ工程）でゲート絶縁膜３にピンホール欠陥が発生し、
この部分で、ゲート電極２とソース，ドレイン電極６
Ｓ，６Ｄとが短絡してしまうとい問題ももっていた。
ジスタの製造過程（ブロッキング絶縁膜７のパターニン
グ工程）でゲート絶縁膜３にピンホール欠陥が発生し、
この部分で、ゲート電極２とソース，ドレイン電極６
Ｓ，６Ｄとが短絡してしまうとい問題ももっていた。
【００１７】本発明の目的は、ｉ型半導体層のチャンネ
ル領域の上にブロッキング絶縁膜を形成しておかなくて
も、ｉ型半導体層にダメージを与えることなくｎ型半導
体層をチャンネル領域において分離できるようにした、
ブロッキング絶縁膜の形成工程を不要として薄膜トラン
ジスタの製造コストを低減するとともに、製造過程でゲ
ート絶縁膜にピンホールが発生してゲート電極とソー
ス，ドレイン電極とが短絡してしまうのも防いで、薄膜
トランジスタの製造歩留を向上させることができる薄膜
トランジスタの製造方法を提供することにある。
ル領域の上にブロッキング絶縁膜を形成しておかなくて
も、ｉ型半導体層にダメージを与えることなくｎ型半導
体層をチャンネル領域において分離できるようにした、
ブロッキング絶縁膜の形成工程を不要として薄膜トラン
ジスタの製造コストを低減するとともに、製造過程でゲ
ート絶縁膜にピンホールが発生してゲート電極とソー
ス，ドレイン電極とが短絡してしまうのも防いで、薄膜
トランジスタの製造歩留を向上させることができる薄膜
トランジスタの製造方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、絶縁性基板上にゲート電極を形成した
後、この基板上に、ゲート絶縁膜とｉ型半導体層とｎ型
半導体層と金属膜とを順次成膜し、前記金属膜をパター
ニングしてソース電極とドレイン電極およびドレイン電
極につながる配線部とを形成した後、前記ｎ型半導体層
のソース、ドレイン電極間の部分をその全厚にわたって
陽極酸化すると同時に、前記ソース電極とドレイン電極
およびドレイン電極の配線部の表面を陽極酸化すること
ことを特徴とするものである。
タの製造方法は、絶縁性基板上にゲート電極を形成した
後、この基板上に、ゲート絶縁膜とｉ型半導体層とｎ型
半導体層と金属膜とを順次成膜し、前記金属膜をパター
ニングしてソース電極とドレイン電極およびドレイン電
極につながる配線部とを形成した後、前記ｎ型半導体層
のソース、ドレイン電極間の部分をその全厚にわたって
陽極酸化すると同時に、前記ソース電極とドレイン電極
およびドレイン電極の配線部の表面を陽極酸化すること
ことを特徴とするものである。
【００１９】
【作用】すなわち、本発明の薄膜トランジスタの製造方
法は、ｎ型半導体層のチャンネル領域での分離を、エッ
チングではなく陽極酸化によって行うと同時に、ソース
電極とドレイン電極およびドレイン電極の配線部の表面
に絶縁膜を形成するものであり、ｎ型半導体を陽極酸化
すると、このｎ型半導体が絶縁膜になるため、上記のよ
うにｎ型半導体層のソース、ドレイン電極間の部分をそ
の全厚にわたって陽極酸化することにより、このｎ型半
導体層がチャンネル領域において電気的に分離され、同
時にソース電極とドレイン電極およびドレイン電極の配
線部を構成する金属膜の表面に金属酸化膜が形成され、
前記ソース電極とドレイン電極およびドレイン電極の配
線部が絶縁被膜で覆われる。したがって、この製造方法
によれば、ｎ型半導体層におけるチャンネル領域の電気
的な分離と同時に、ソース電極とドレイン電極およびド
レイン電極の配線部の表面に絶縁膜を形成して層間の絶
縁特性を向上させることができる。
法は、ｎ型半導体層のチャンネル領域での分離を、エッ
チングではなく陽極酸化によって行うと同時に、ソース
電極とドレイン電極およびドレイン電極の配線部の表面
に絶縁膜を形成するものであり、ｎ型半導体を陽極酸化
すると、このｎ型半導体が絶縁膜になるため、上記のよ
うにｎ型半導体層のソース、ドレイン電極間の部分をそ
の全厚にわたって陽極酸化することにより、このｎ型半
導体層がチャンネル領域において電気的に分離され、同
時にソース電極とドレイン電極およびドレイン電極の配
線部を構成する金属膜の表面に金属酸化膜が形成され、
前記ソース電極とドレイン電極およびドレイン電極の配
線部が絶縁被膜で覆われる。したがって、この製造方法
によれば、ｎ型半導体層におけるチャンネル領域の電気
的な分離と同時に、ソース電極とドレイン電極およびド
レイン電極の配線部の表面に絶縁膜を形成して層間の絶
縁特性を向上させることができる。
【００２０】そして、この製造方法は、エッチングによ
らずにｎ型半導体層をチャンネル領域において電気的に
分離するものであるため、従来の製造方法のようにｉ型
半導体層のチャンネル領域の上にブロッキング絶縁膜を
形成しておかなくても、製造過程でｉ型半導体層がダメ
ージを受けることはなく、したがって上記ブロッキング
絶縁膜は不要である。
らずにｎ型半導体層をチャンネル領域において電気的に
分離するものであるため、従来の製造方法のようにｉ型
半導体層のチャンネル領域の上にブロッキング絶縁膜を
形成しておかなくても、製造過程でｉ型半導体層がダメ
ージを受けることはなく、したがって上記ブロッキング
絶縁膜は不要である。
【００２１】また、この製造方法では、ブロッキング絶
縁膜を形成する必要がないため、従来の製造方法のよう
に製造過程でゲート絶縁膜にピンホールを発生させてし
まうこともない。
縁膜を形成する必要がないため、従来の製造方法のよう
に製造過程でゲート絶縁膜にピンホールを発生させてし
まうこともない。
【００２２】
【実施例】以下、本発明の一実施例を、アクティブマト
リックス液晶表示素子の一方の透明基板上に画素電極の
能動素子として形成される薄膜トランジスタの製造を例
にとって、図１の製造工程図を参照し説明する。
リックス液晶表示素子の一方の透明基板上に画素電極の
能動素子として形成される薄膜トランジスタの製造を例
にとって、図１の製造工程図を参照し説明する。
【００２３】［工程１］まず、図１（ａ）に示すよう
に、ガラス等からなる透明な絶縁性基板１１上に、ゲー
ト電極１２とこのゲート電極１２につながる図示しない
配線部（走査ライン）を形成し、この後、上記基板１１
上に、Ｓi Ｎ等からなるゲート絶縁膜１３と、ａ−Ｓi
からなるｉ型半導体層１４と、不純物をドープしたａ−
Ｓi からなるｎ型半導体層１５とをプラズマＣＶＤ法に
より連続して順次成膜し、さらにその上に、Ｃr 等から
なるソース，ドレイン電極用金属膜１６をスパッタリン
グ法によって成膜する。
に、ガラス等からなる透明な絶縁性基板１１上に、ゲー
ト電極１２とこのゲート電極１２につながる図示しない
配線部（走査ライン）を形成し、この後、上記基板１１
上に、Ｓi Ｎ等からなるゲート絶縁膜１３と、ａ−Ｓi
からなるｉ型半導体層１４と、不純物をドープしたａ−
Ｓi からなるｎ型半導体層１５とをプラズマＣＶＤ法に
より連続して順次成膜し、さらにその上に、Ｃr 等から
なるソース，ドレイン電極用金属膜１６をスパッタリン
グ法によって成膜する。
【００２４】なお、上記ｎ型半導体層１５は約２５〜１
００ｎｍの膜厚に成膜し、ソース，ドレイン電極用金属
膜１６は約２００〜５００ｎｍの膜厚に成膜する。ま
た、上記ゲート電極１２およびその配線部は、基板１１
上にＴa ，Ｔa −Ｍo 合金，Ｃr 等の金属をスパッタリ
ング法またはメッキ法等によって被着させ、この金属膜
をフォトリソグラフィ法によりパターニングして形成す
る。
００ｎｍの膜厚に成膜し、ソース，ドレイン電極用金属
膜１６は約２００〜５００ｎｍの膜厚に成膜する。ま
た、上記ゲート電極１２およびその配線部は、基板１１
上にＴa ，Ｔa −Ｍo 合金，Ｃr 等の金属をスパッタリ
ング法またはメッキ法等によって被着させ、この金属膜
をフォトリソグラフィ法によりパターニングして形成す
る。
【００２５】［工程２］次に、図１（ｂ）に示すよう
に、上記ソース，ドレイン電極用金属膜１６をフォトリ
ソグラフィ法によりパターニングし、ソース電極１６Ｓ
と、ドレイン電極１６Ｄおよびこのドレイン電極１６Ｄ
につながる図示しない配線部（データライン）を形成
し、この後、ｎ型半導体層１５およびその下のｉ型半導
体層１４を、ソース，ドレイン電極１６Ｓ，１６Ｄ下の
部分およびソース，ドレイン電極１６Ｓ，１６Ｄ間のチ
ャンネル領域となる部分を残してエッチングする。
に、上記ソース，ドレイン電極用金属膜１６をフォトリ
ソグラフィ法によりパターニングし、ソース電極１６Ｓ
と、ドレイン電極１６Ｄおよびこのドレイン電極１６Ｄ
につながる図示しない配線部（データライン）を形成
し、この後、ｎ型半導体層１５およびその下のｉ型半導
体層１４を、ソース，ドレイン電極１６Ｓ，１６Ｄ下の
部分およびソース，ドレイン電極１６Ｓ，１６Ｄ間のチ
ャンネル領域となる部分を残してエッチングする。
【００２６】なお、このｎ型半導体層１５およびｉ型半
導体層１４のエッチングは、ｎ型半導体層１５のソー
ス，ドレイン電極１６Ｓ，１６Ｄ間の部分の上にレジス
トマスク（図示せず）を形成し、このレジストマスクと
ソース，ドレイン電極１６Ｓ，１６Ｄとをエッチングマ
スクとして行なう。
導体層１４のエッチングは、ｎ型半導体層１５のソー
ス，ドレイン電極１６Ｓ，１６Ｄ間の部分の上にレジス
トマスク（図示せず）を形成し、このレジストマスクと
ソース，ドレイン電極１６Ｓ，１６Ｄとをエッチングマ
スクとして行なう。
【００２７】［工程３］次に、上記ｎ型半導体層１５の
上のレジストマスクを除去し、この後、図１（ｃ）に示
すように、ｎ型半導体層１５のソース，ドレイン電極１
６Ｓ，１６Ｄ間の部分、つまりｉ型半導体層１４のチャ
ンネル領域に対応する部分を、その全厚にわたって陽極
酸化し、このｎ型半導体層１５をチャンネル領域におい
て電気的に分離して、薄膜トランジスタを完成する。
上のレジストマスクを除去し、この後、図１（ｃ）に示
すように、ｎ型半導体層１５のソース，ドレイン電極１
６Ｓ，１６Ｄ間の部分、つまりｉ型半導体層１４のチャ
ンネル領域に対応する部分を、その全厚にわたって陽極
酸化し、このｎ型半導体層１５をチャンネル領域におい
て電気的に分離して、薄膜トランジスタを完成する。
【００２８】上記ｎ型半導体層１５の陽極酸化は、ドレ
イン電極１６Ｄの配線部（以下データラインという）の
端子部をクリップ型コネクタ等によって直流電源の陽極
に接続し、基板１１を電解液（例えばホウ酸アンモニウ
ム溶液）中に浸漬して、この基板１１を電解液中に配置
した対向電極（陰極）と対向させ、この状態で上記デー
タラインおよびドレイン電極１６Ｄを介してｎ型半導体
層１５に通電することにより、ｎ型半導体層１５と対向
電極との間に電圧を印加して行なう。なお、この陽極酸
化は、ソース電極１６Ｓの画素電極接続部をレジストマ
スクＭで覆っておいて行なう。
イン電極１６Ｄの配線部（以下データラインという）の
端子部をクリップ型コネクタ等によって直流電源の陽極
に接続し、基板１１を電解液（例えばホウ酸アンモニウ
ム溶液）中に浸漬して、この基板１１を電解液中に配置
した対向電極（陰極）と対向させ、この状態で上記デー
タラインおよびドレイン電極１６Ｄを介してｎ型半導体
層１５に通電することにより、ｎ型半導体層１５と対向
電極との間に電圧を印加して行なう。なお、この陽極酸
化は、ソース電極１６Ｓの画素電極接続部をレジストマ
スクＭで覆っておいて行なう。
【００２９】このように電解液中においてｎ型半導体層
１５と対向電極との間に電圧を印加すると、陽極である
ｎ型半導体層１５の電解液に接している部分（ソース，
ドレイン電極１６Ｓ，１６Ｄ間の部分）が化成反応を起
してその表面側から陽極酸化されて行き、この部分が酸
化絶縁層１５ａとなって、ｎ型半導体層１５がチャンネ
ル領域において電気的に分離される。
１５と対向電極との間に電圧を印加すると、陽極である
ｎ型半導体層１５の電解液に接している部分（ソース，
ドレイン電極１６Ｓ，１６Ｄ間の部分）が化成反応を起
してその表面側から陽極酸化されて行き、この部分が酸
化絶縁層１５ａとなって、ｎ型半導体層１５がチャンネ
ル領域において電気的に分離される。
【００３０】すなわち、ｎ型半導体を陽極酸化すると、
このｎ型半導体が絶縁体になるため、上記のようにｎ型
半導体層１５のソース，ドレイン電極間の部分をその全
厚にわたって陽極酸化すれば、このｎ型半導体層１５が
チャンネル領域において電気的に分離される。
このｎ型半導体が絶縁体になるため、上記のようにｎ型
半導体層１５のソース，ドレイン電極間の部分をその全
厚にわたって陽極酸化すれば、このｎ型半導体層１５が
チャンネル領域において電気的に分離される。
【００３１】この場合、ｎ型半導体層１５を表面側から
陽極酸化して行くと、上記酸化絶縁層１５ａの成長にと
もなってｎ型半導体層１５の未酸化層つまり導電層の厚
さが薄くなって行くが、ｎ型半導体層１５には、その酸
化絶縁層１５ａがｉ型半導体層１４との界面に達するま
で電流が流れるため、印加電圧を十分高くしておけば
（例えばｎ型半導体層１５の膜厚が２５ｎｍの場合で約
５０Ｖ）、ｎ型半導体層１５のソース，ドレイン電極１
６Ｓ，１６Ｄ間の部分をその全厚にわたって、すなわち
ｉ型半導体層１４との界面に電流が流れなくなるまで陽
極酸化して、このｎ型半導体層１５をチャンネル領域に
おいて電気的に分離することができる。
陽極酸化して行くと、上記酸化絶縁層１５ａの成長にと
もなってｎ型半導体層１５の未酸化層つまり導電層の厚
さが薄くなって行くが、ｎ型半導体層１５には、その酸
化絶縁層１５ａがｉ型半導体層１４との界面に達するま
で電流が流れるため、印加電圧を十分高くしておけば
（例えばｎ型半導体層１５の膜厚が２５ｎｍの場合で約
５０Ｖ）、ｎ型半導体層１５のソース，ドレイン電極１
６Ｓ，１６Ｄ間の部分をその全厚にわたって、すなわち
ｉ型半導体層１４との界面に電流が流れなくなるまで陽
極酸化して、このｎ型半導体層１５をチャンネル領域に
おいて電気的に分離することができる。
【００３２】また、この実施例では、ｎ型半導体層１５
の陽極酸化を、データラインおよびドレイン電極１６Ｄ
を介してｎ型半導体層１５に通電して行なっているた
め、上記データラインおよびドレイン電極１６Ｄの表面
も電解液中で化成反応を起してその表面側から陽極酸化
されるとともに、ソース電極１６Ｓにもｎ型半導体層１
５を介して電流が流れて、このソース電極１６Ｓもその
表面側から陽極酸化され、このソース，ドレイン電極１
６Ｓ，１６Ｄの表面も、図１（ｃ）に示すように酸化絶
縁層１６ａとなる。
の陽極酸化を、データラインおよびドレイン電極１６Ｄ
を介してｎ型半導体層１５に通電して行なっているた
め、上記データラインおよびドレイン電極１６Ｄの表面
も電解液中で化成反応を起してその表面側から陽極酸化
されるとともに、ソース電極１６Ｓにもｎ型半導体層１
５を介して電流が流れて、このソース電極１６Ｓもその
表面側から陽極酸化され、このソース，ドレイン電極１
６Ｓ，１６Ｄの表面も、図１（ｃ）に示すように酸化絶
縁層１６ａとなる。
【００３３】なお、金属はｎ型半導体より速く酸化する
ため、ｎ型半導体層１５がその全厚にわたって酸化する
間にドレイン電極１６Ｓおよびデータラインの表面に生
成する酸化絶縁層１６ａの厚さはｎ型半導体層１５の膜
厚よりある程度厚くなる。ただし、ソース電極１６Ｓに
印加される電圧はｎ型半導体層１５において電圧降下し
た電圧であり、またｎ型半導体層１５がチャンネル領域
において電気的に分離されるとソース電極１６Ｓには電
圧が印加されなくなるため、ソース電極１６Ｓの表面に
生成する酸化絶縁層１６ａは、ドレイン電極１６Ｓおよ
びデータラインの表面に生成する酸化絶縁層１６ａの厚
さよりも薄くなる。
ため、ｎ型半導体層１５がその全厚にわたって酸化する
間にドレイン電極１６Ｓおよびデータラインの表面に生
成する酸化絶縁層１６ａの厚さはｎ型半導体層１５の膜
厚よりある程度厚くなる。ただし、ソース電極１６Ｓに
印加される電圧はｎ型半導体層１５において電圧降下し
た電圧であり、またｎ型半導体層１５がチャンネル領域
において電気的に分離されるとソース電極１６Ｓには電
圧が印加されなくなるため、ソース電極１６Ｓの表面に
生成する酸化絶縁層１６ａは、ドレイン電極１６Ｓおよ
びデータラインの表面に生成する酸化絶縁層１６ａの厚
さよりも薄くなる。
【００３４】しかし、この実施例では、上記のように、
ソース，ドレイン電極１６Ｓ，１６Ｄを、ｎ型半導体層
１５の膜厚（約２５〜１００ｎｍ）より十分厚い厚さ
（約２００〜５００ｎｍ）に形成しているため、ソー
ス，ドレイン電極１６Ｓ，１６Ｄの表面が酸化絶縁層１
６ａとなっても、このソース，ドレイン電極１６Ｓ，１
６Ｄの酸化絶縁層１６ａの下に十分な厚さの導電層を残
して、ソース，ドレイン電極１６Ｓ，１６Ｄの導電性を
十分確保することができる。
ソース，ドレイン電極１６Ｓ，１６Ｄを、ｎ型半導体層
１５の膜厚（約２５〜１００ｎｍ）より十分厚い厚さ
（約２００〜５００ｎｍ）に形成しているため、ソー
ス，ドレイン電極１６Ｓ，１６Ｄの表面が酸化絶縁層１
６ａとなっても、このソース，ドレイン電極１６Ｓ，１
６Ｄの酸化絶縁層１６ａの下に十分な厚さの導電層を残
して、ソース，ドレイン電極１６Ｓ，１６Ｄの導電性を
十分確保することができる。
【００３５】また、上記薄膜トランジスタは、アクティ
ブマトリックス液晶表示素子の能動素子であり、そのソ
ース電極１６Ｓには画素電極が接続されるため、ソース
電極１６Ｓの画素電極接続部の表面も陽極酸化される
と、画素電極との導通がとれなくなる。
ブマトリックス液晶表示素子の能動素子であり、そのソ
ース電極１６Ｓには画素電極が接続されるため、ソース
電極１６Ｓの画素電極接続部の表面も陽極酸化される
と、画素電極との導通がとれなくなる。
【００３６】そこで、この実施例では、ソース電極１６
Ｓの画素電極接続部をレジストマスクＭで覆っておいて
上記陽極酸化を行なっている。このようにすれば、ソー
ス電極１６Ｓの画素電極接続部は電解液に触れないため
に陽極酸化されないから、ソース電極１６Ｓの画素電極
接続部の表面を導電面として残して、画素電極を良好な
導通性をもって接続することができる。
Ｓの画素電極接続部をレジストマスクＭで覆っておいて
上記陽極酸化を行なっている。このようにすれば、ソー
ス電極１６Ｓの画素電極接続部は電解液に触れないため
に陽極酸化されないから、ソース電極１６Ｓの画素電極
接続部の表面を導電面として残して、画素電極を良好な
導通性をもって接続することができる。
【００３７】図１（ｄ）は、上記薄膜トランジスタを形
成した基板１１上に画素電極１８を形成した状態を示し
ており、この画素電極１８は、ゲート絶縁膜１３の上
に、その一端部を薄膜トランジスタのソース電極１６Ｓ
の上に重ねて形成されている。この画素電極１８は、ソ
ース電極１６Ｓの画素電極接続部を覆っているレジスト
マスクＭを除去した後、ＩＴＯ等からなる透明導電膜を
成膜してこれをパターニングする方法で形成する。
成した基板１１上に画素電極１８を形成した状態を示し
ており、この画素電極１８は、ゲート絶縁膜１３の上
に、その一端部を薄膜トランジスタのソース電極１６Ｓ
の上に重ねて形成されている。この画素電極１８は、ソ
ース電極１６Ｓの画素電極接続部を覆っているレジスト
マスクＭを除去した後、ＩＴＯ等からなる透明導電膜を
成膜してこれをパターニングする方法で形成する。
【００３８】すなわち、上記薄膜トランジスタの製造方
法は、ｎ型半導体層１５のチャンネル領域での分離を、
エッチングではなく陽極酸化によって行なうものであ
り、ｎ型半導体１５を陽極酸化すると、このｎ型半導体
１５が絶縁体になるため、上記のようにｎ型半導体層１
５のソース，ドレイン電極１６Ｓ，１６Ｄ間の部分をそ
の全厚にわたって陽極酸化すれば、このｎ型半導体層１
５がチャンネル領域において電気的に分離される。
法は、ｎ型半導体層１５のチャンネル領域での分離を、
エッチングではなく陽極酸化によって行なうものであ
り、ｎ型半導体１５を陽極酸化すると、このｎ型半導体
１５が絶縁体になるため、上記のようにｎ型半導体層１
５のソース，ドレイン電極１６Ｓ，１６Ｄ間の部分をそ
の全厚にわたって陽極酸化すれば、このｎ型半導体層１
５がチャンネル領域において電気的に分離される。
【００３９】そして、この製造方法は、エッチングによ
らずにｎ型半導体層１５をチャンネル領域において電気
的に分離するものであるため、従来の製造方法のように
ｉ型半導体層のチャンネル領域の上にブロッキング絶縁
膜を形成しておかなくても、製造過程でｉ型半導体層１
４がダメージを受けることはなく、したがって上記ブロ
ッキング絶縁膜は不要であるから、ブロッキング絶縁膜
の形成工程を不要として薄膜トランジスタの製造コスト
を低減することができる。
らずにｎ型半導体層１５をチャンネル領域において電気
的に分離するものであるため、従来の製造方法のように
ｉ型半導体層のチャンネル領域の上にブロッキング絶縁
膜を形成しておかなくても、製造過程でｉ型半導体層１
４がダメージを受けることはなく、したがって上記ブロ
ッキング絶縁膜は不要であるから、ブロッキング絶縁膜
の形成工程を不要として薄膜トランジスタの製造コスト
を低減することができる。
【００４０】また、この製造方法では、ブロッキング絶
縁膜を形成する必要がないため、従来の製造方法のよう
に、製造過程（ブロッキング絶縁膜のパターニング工
程）でゲート絶縁膜にピンホールを発生させてしまうこ
とはなく、したがって、製造過程でゲート絶縁膜にピン
ホールが発生してゲート電極とソース，ドレイン電極と
が短絡してしまうのも防いで、薄膜トランジスタの製造
歩留を向上させることができる。
縁膜を形成する必要がないため、従来の製造方法のよう
に、製造過程（ブロッキング絶縁膜のパターニング工
程）でゲート絶縁膜にピンホールを発生させてしまうこ
とはなく、したがって、製造過程でゲート絶縁膜にピン
ホールが発生してゲート電極とソース，ドレイン電極と
が短絡してしまうのも防いで、薄膜トランジスタの製造
歩留を向上させることができる。
【００４１】なお、上記実施例では、ｎ型半導体層１５
の陽極酸化時にソース，ドレイン電極１６Ｓ，１６Ｄの
表面も酸化されるが、このソース，ドレイン電極１６
Ｓ，１６Ｄをレジシトマスクで覆っておいて上記ｎ型半
導体層１５の陽極酸化を行なえば、ソース，ドレイン電
極１６Ｓ，１６Ｄの表面の酸化させずに、ｎ型半導体層
１５だけを陽極酸化することができる。
の陽極酸化時にソース，ドレイン電極１６Ｓ，１６Ｄの
表面も酸化されるが、このソース，ドレイン電極１６
Ｓ，１６Ｄをレジシトマスクで覆っておいて上記ｎ型半
導体層１５の陽極酸化を行なえば、ソース，ドレイン電
極１６Ｓ，１６Ｄの表面の酸化させずに、ｎ型半導体層
１５だけを陽極酸化することができる。
【００４２】また、上記実施例では、アクティブマトリ
ックス液晶表示素子の一方の透明基板上に画素電極の能
動素子として形成される薄膜トランジスタの製造につい
て説明したが、本発明は、他の用途に用いる薄膜トラン
ジスタの製造にも適用することができる。
ックス液晶表示素子の一方の透明基板上に画素電極の能
動素子として形成される薄膜トランジスタの製造につい
て説明したが、本発明は、他の用途に用いる薄膜トラン
ジスタの製造にも適用することができる。
【００４３】
【発明の効果】本発明の薄膜トランジスタの製造方法
は、ｎ型半導体層のチャンネル領域での分離を、エッチ
ングではなく陽極酸化によって行なうと同時に、ソース
電極とドレイン電極およびドレイン電極の配線部を構成
する金属膜の表面に金属酸化膜を形成するものであるか
ら、ｉ型半導体層のチャンネル領域の上にブロッキング
絶縁膜を形成しておかなくとも、ｉ型半導体層にダメー
ジを与えることなくｎ型半導体層をチャンネル領域にお
いて分離すると同時に前記ソース電極とドレイン電極お
よびドレイン電極の配線部の表面を絶縁することがで
き、したがって、ブロッキング絶縁膜の形成工程を不要
として薄膜トランジスタの製造コストを低減するととも
に、製造過程でゲート絶縁膜にピンホールが発生してゲ
ート電極とソース、ドレイン電極とが短絡してしまうの
も防ぎ、且つ前記ソース電極とドレイン電極およびドレ
イン電極の配線部の絶縁性が良くなり薄膜トランジスタ
の製造歩留を向上させることができる。
は、ｎ型半導体層のチャンネル領域での分離を、エッチ
ングではなく陽極酸化によって行なうと同時に、ソース
電極とドレイン電極およびドレイン電極の配線部を構成
する金属膜の表面に金属酸化膜を形成するものであるか
ら、ｉ型半導体層のチャンネル領域の上にブロッキング
絶縁膜を形成しておかなくとも、ｉ型半導体層にダメー
ジを与えることなくｎ型半導体層をチャンネル領域にお
いて分離すると同時に前記ソース電極とドレイン電極お
よびドレイン電極の配線部の表面を絶縁することがで
き、したがって、ブロッキング絶縁膜の形成工程を不要
として薄膜トランジスタの製造コストを低減するととも
に、製造過程でゲート絶縁膜にピンホールが発生してゲ
ート電極とソース、ドレイン電極とが短絡してしまうの
も防ぎ、且つ前記ソース電極とドレイン電極およびドレ
イン電極の配線部の絶縁性が良くなり薄膜トランジスタ
の製造歩留を向上させることができる。
【図１】本発明の一実施例を示す薄膜トランジスタの製
造工程図。
造工程図。
【図２】従来の薄膜トランジスタの製造方法を示す製造
工程図。
工程図。
１１…基板、１２…ゲート電極、１３…ゲート絶縁膜、
１４…ｉ型半導体層、１５…ｎ型半導体層、１５ａ…酸
化絶縁層、１６…ソース，ドレイン電極用金属膜、１６
Ｓ…ソース電極、１６Ｄ…ドレイン電極、１６ａ…酸化
絶縁層、Ｍ…レジストマスク、１８…画素電極。
１４…ｉ型半導体層、１５…ｎ型半導体層、１５ａ…酸
化絶縁層、１６…ソース，ドレイン電極用金属膜、１６
Ｓ…ソース電極、１６Ｄ…ドレイン電極、１６ａ…酸化
絶縁層、Ｍ…レジストマスク、１８…画素電極。
Claims (1)
- 【請求項１】絶縁性基板上にゲート電極を形成した後、
この基板上に、ゲート絶縁膜とｉ型半導体層とｎ型半導
体層と金属膜とを順次成膜し、前記金属膜をパターニン
グしてソース電極とドレイン電極およびドレイン電極に
つながる配線部とを形成した後、前記ｎ型半導体層のソ
ース、ドレイン電極間の部分をその全厚にわたって陽極
酸化すると同時に、前記ソース電極とドレイン電極およ
びドレイン電極の配線部の表面を陽極酸化することを特
徴とする薄膜トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25284591A JP3175225B2 (ja) | 1991-09-05 | 1991-09-05 | 薄膜トランジスタの製造方法 |
| US07/939,458 US5334859A (en) | 1991-09-05 | 1992-09-02 | Thin-film transistor having source and drain electrodes insulated by an anodically oxidized film |
| DE1992615608 DE69215608T2 (de) | 1991-09-05 | 1992-09-04 | Dünnschichttransistor und dessen Herstellungsmethode |
| KR1019920016164A KR970003741B1 (ko) | 1991-09-05 | 1992-09-04 | 박막 트랜지스터 및 그 제조방법 |
| EP19920115193 EP0530834B1 (en) | 1991-09-05 | 1992-09-04 | Thin-film transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25284591A JP3175225B2 (ja) | 1991-09-05 | 1991-09-05 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0567786A JPH0567786A (ja) | 1993-03-19 |
| JP3175225B2 true JP3175225B2 (ja) | 2001-06-11 |
Family
ID=17242987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25284591A Expired - Fee Related JP3175225B2 (ja) | 1991-09-05 | 1991-09-05 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175225B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100100636A (ko) * | 2009-03-06 | 2010-09-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960002086B1 (ko) * | 1993-04-16 | 1996-02-10 | 엘지전자주식회사 | 박막 트랜지스터의 제조방법 |
| EP0678667B1 (en) * | 1994-03-25 | 1998-08-12 | Kabushiki Kaisha Keihinseiki Seisakusho | Solenoid type fuel injection valve |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
-
1991
- 1991-09-05 JP JP25284591A patent/JP3175225B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100100636A (ko) * | 2009-03-06 | 2010-09-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| KR101431057B1 (ko) * | 2009-03-06 | 2014-08-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8872175B2 (en) | 2009-03-06 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8916870B2 (en) | 2009-03-06 | 2014-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9324878B2 (en) | 2009-03-06 | 2016-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR101671210B1 (ko) * | 2009-03-06 | 2016-11-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| US9496414B2 (en) | 2009-03-06 | 2016-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9991396B2 (en) | 2009-03-06 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US10236391B2 (en) | 2009-03-06 | 2019-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US11715801B2 (en) | 2009-03-06 | 2023-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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| Publication number | Publication date |
|---|---|
| JPH0567786A (ja) | 1993-03-19 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |