JPH09260675A - 薄膜トランジスタおよび薄膜トランジスタ基板 - Google Patents
薄膜トランジスタおよび薄膜トランジスタ基板Info
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- JPH09260675A JPH09260675A JP6998296A JP6998296A JPH09260675A JP H09260675 A JPH09260675 A JP H09260675A JP 6998296 A JP6998296 A JP 6998296A JP 6998296 A JP6998296 A JP 6998296A JP H09260675 A JPH09260675 A JP H09260675A
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- thin film
- film transistor
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Abstract
(57)【要約】
【課題】 小型で且つ高いＯＮ電流を得ることができる
薄膜トランジスタを提供する。 【解決手段】 ゲート電極２の平坦部上に収まるように
形成されたｉ型非晶質Ｓｉ膜上にチャネル保護膜６を屈
曲した形状でパターニングすることにより、実質的なチ
ャネル幅を大きくする。
薄膜トランジスタを提供する。 【解決手段】 ゲート電極２の平坦部上に収まるように
形成されたｉ型非晶質Ｓｉ膜上にチャネル保護膜６を屈
曲した形状でパターニングすることにより、実質的なチ
ャネル幅を大きくする。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
等のスイッチング素子として用いられる薄膜トランジス
タと、上記薄膜トランジスタを備えた薄膜トランジスタ
基板に関する。
等のスイッチング素子として用いられる薄膜トランジス
タと、上記薄膜トランジスタを備えた薄膜トランジスタ
基板に関する。
【０００２】
【従来の技術】従来、液晶ディスプレイ等のスイッチン
グ素子として、薄膜トランジスタ（以下、ＴＦＴ：Thin
film transistorと称する）が好適に用いられている。
ここで、従来のＴＦＴの構成を製造方法と共に説明す
る。
グ素子として、薄膜トランジスタ（以下、ＴＦＴ：Thin
film transistorと称する）が好適に用いられている。
ここで、従来のＴＦＴの構成を製造方法と共に説明す
る。
【０００３】従来のＴＦＴの製造方法では、まず、図７
（ａ）に示すように、絶縁性基板３１の上に、スパッタ
法により金属膜を成膜した後にこれをパターニングする
ことによりゲート電極３２を形成し、さらにこのゲート
電極３２を陽極酸化することにより第１のゲート絶縁膜
３３を形成する。
（ａ）に示すように、絶縁性基板３１の上に、スパッタ
法により金属膜を成膜した後にこれをパターニングする
ことによりゲート電極３２を形成し、さらにこのゲート
電極３２を陽極酸化することにより第１のゲート絶縁膜
３３を形成する。
【０００４】次に、同図（ｂ）に示すように、第２のゲ
ート絶縁膜３４、ｉ型非晶質Ｓｉ薄膜３５、およびチャ
ネル保護膜３６を、プラズマＣＶＤ(Chemical Vapor De
position) 法により順次成膜すると共に、チャネル保護
膜３６をパターン化する。
ート絶縁膜３４、ｉ型非晶質Ｓｉ薄膜３５、およびチャ
ネル保護膜３６を、プラズマＣＶＤ(Chemical Vapor De
position) 法により順次成膜すると共に、チャネル保護
膜３６をパターン化する。
【０００５】さらに、同図（ｃ）に示すように、ｎ+ 型
非晶質Ｓｉ薄膜３７をプラズマＣＶＤ法により成膜した
後、ｉ型非晶質Ｓｉ薄膜３５をｎ+ 型非晶質Ｓｉ薄膜３
７と共にパターニングする。
非晶質Ｓｉ薄膜３７をプラズマＣＶＤ法により成膜した
後、ｉ型非晶質Ｓｉ薄膜３５をｎ+ 型非晶質Ｓｉ薄膜３
７と共にパターニングする。
【０００６】続いて、同図（ｄ）に示すように、スパッ
タ法を用いてソース・ドレイン電極膜３８・３９を形成
した後、絵素電極膜４０およびパッシベーション膜４１
を順次積層することにより、ＴＦＴが完成する。なお、
同図（ｄ）は、図６の平面図におけるＢ−Ｂ線断面図で
ある。ただし、図６では、パッシベーション膜４１は図
示されていない。
タ法を用いてソース・ドレイン電極膜３８・３９を形成
した後、絵素電極膜４０およびパッシベーション膜４１
を順次積層することにより、ＴＦＴが完成する。なお、
同図（ｄ）は、図６の平面図におけるＢ−Ｂ線断面図で
ある。ただし、図６では、パッシベーション膜４１は図
示されていない。
【０００７】上記従来のＴＦＴのチャネル保護膜３６
は、図６に示すように、ゲート電極３２に沿って等しい
チャネル幅ｗを有する帯状に形成されている。また、上
記チャネル保護膜３６は、図７（ｂ）中に示すように、
チャネル長ｌがゲート電極３２の平坦部とほぼ等しい長
さになるように形成されているので、ｉ型非晶質Ｓｉ薄
膜３５は、図７（ｃ）または（ｄ）に示すように、ゲー
ト電極３２よりも広い幅を有している。
は、図６に示すように、ゲート電極３２に沿って等しい
チャネル幅ｗを有する帯状に形成されている。また、上
記チャネル保護膜３６は、図７（ｂ）中に示すように、
チャネル長ｌがゲート電極３２の平坦部とほぼ等しい長
さになるように形成されているので、ｉ型非晶質Ｓｉ薄
膜３５は、図７（ｃ）または（ｄ）に示すように、ゲー
ト電極３２よりも広い幅を有している。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のＴＦＴは、ＴＦＴを大型化することなく充分なＯＮ
電流を得ることが難しいという問題点を有していた。上
記従来のＴＦＴをマトリクス状に配置したＴＦＴ基板を
作成し、対向電極、ブラックマトリクスおよびカラーフ
ィルタ等からなる対向基板と貼り合わせてその間隙に液
晶を注入してなるＴＦＴ液晶ディスプレイを作成した場
合、液晶を応答させるＴＦＴのＯＮ電流の大きさは、Ｔ
ＦＴのチャネル長に対するチャネル幅の大きさによって
決まる。
来のＴＦＴは、ＴＦＴを大型化することなく充分なＯＮ
電流を得ることが難しいという問題点を有していた。上
記従来のＴＦＴをマトリクス状に配置したＴＦＴ基板を
作成し、対向電極、ブラックマトリクスおよびカラーフ
ィルタ等からなる対向基板と貼り合わせてその間隙に液
晶を注入してなるＴＦＴ液晶ディスプレイを作成した場
合、液晶を応答させるＴＦＴのＯＮ電流の大きさは、Ｔ
ＦＴのチャネル長に対するチャネル幅の大きさによって
決まる。
【０００９】例えば、１０〜３０μｓ程度の高速書込み
を可能とするＴＦＴのＯＮ電流を得るためには、チャネ
ル長ｌを５μｍ程度に小さくとり、ｗ／ｌの値が少なく
とも２以上になるようにチャネル長ｗを大きく取らなけ
ればならない。このように、従来のＴＦＴでは、ＯＮ電
流を大きくしようとすると、ＴＦＴが大型化してしまう
という問題点があった。
を可能とするＴＦＴのＯＮ電流を得るためには、チャネ
ル長ｌを５μｍ程度に小さくとり、ｗ／ｌの値が少なく
とも２以上になるようにチャネル長ｗを大きく取らなけ
ればならない。このように、従来のＴＦＴでは、ＯＮ電
流を大きくしようとすると、ＴＦＴが大型化してしまう
という問題点があった。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１記載の薄膜トランジスタは、絶縁基板上
に形成されたゲート電極と、該ゲート電極を覆って形成
された絶縁膜と、該絶縁膜上に形成された半導体膜と、
該半導体膜上に形成されたソース電極およびドレイン電
極とを備えた薄膜トランジスタにおいて、チャネル保護
膜が上記半導体膜上に屈曲してパターニングされている
ことを特徴としている。
めに、請求項１記載の薄膜トランジスタは、絶縁基板上
に形成されたゲート電極と、該ゲート電極を覆って形成
された絶縁膜と、該絶縁膜上に形成された半導体膜と、
該半導体膜上に形成されたソース電極およびドレイン電
極とを備えた薄膜トランジスタにおいて、チャネル保護
膜が上記半導体膜上に屈曲してパターニングされている
ことを特徴としている。
【００１１】上記の構成によれば、チャネル保護膜が上
記半導体膜上に屈曲してパターニングされていることに
より、薄膜トランジスタ全体を大型化することなく実質
的なチャネル幅を大きくとることが可能となる。これに
より、小型の薄膜トランジスタにおいて大きいＯＮ電流
を得ることが可能となり、例えばこの薄膜トランジスタ
を液晶の駆動素子として用いた場合に、短い応答時間内
に、液晶を応答させるのに充分な充電率を得ることが可
能となる。
記半導体膜上に屈曲してパターニングされていることに
より、薄膜トランジスタ全体を大型化することなく実質
的なチャネル幅を大きくとることが可能となる。これに
より、小型の薄膜トランジスタにおいて大きいＯＮ電流
を得ることが可能となり、例えばこの薄膜トランジスタ
を液晶の駆動素子として用いた場合に、短い応答時間内
に、液晶を応答させるのに充分な充電率を得ることが可
能となる。
【００１２】請求項２記載の薄膜トランジスタは、請求
項１記載の構成において、チャネル部が、ゲート電極の
平坦部上に収まっていることを特徴としている。上記の
構成によれば、リーク電流が生じやすいゲート電極のエ
ッジ部分にチャネル部が及ばないことにより、実質的な
チャネル幅に比例して、ＴＦＴのＯＮ電流を無駄なく大
きくすることができる。
項１記載の構成において、チャネル部が、ゲート電極の
平坦部上に収まっていることを特徴としている。上記の
構成によれば、リーク電流が生じやすいゲート電極のエ
ッジ部分にチャネル部が及ばないことにより、実質的な
チャネル幅に比例して、ＴＦＴのＯＮ電流を無駄なく大
きくすることができる。
【００１３】請求項３記載の薄膜トランジスタ基板は、
請求項１記載の薄膜トランジスタを備えると共に、上記
薄膜トランジスタの半導体膜およびｎ+ 型非晶質Ｓｉ膜
のパターニングを行った後に形成される絵素電極とを備
えたことを特徴としている。
請求項１記載の薄膜トランジスタを備えると共に、上記
薄膜トランジスタの半導体膜およびｎ+ 型非晶質Ｓｉ膜
のパターニングを行った後に形成される絵素電極とを備
えたことを特徴としている。
【００１４】上記の構成によれば、半導体膜およびｎ+
型非晶質Ｓｉ膜のパターニングを行った後に絵素電極が
形成されることにより、絵素電極と、半導体膜およびｎ
+ 型非晶質Ｓｉ膜の上層に形成されるソース電極および
ドレイン電極とをコンタクトホールを介さずに接続する
ことが可能となる。すなわち、コンタクトホールを形成
する必要がなくなるため、薄膜トランジスタ基板の開口
率を向上することが可能となる。
型非晶質Ｓｉ膜のパターニングを行った後に絵素電極が
形成されることにより、絵素電極と、半導体膜およびｎ
+ 型非晶質Ｓｉ膜の上層に形成されるソース電極および
ドレイン電極とをコンタクトホールを介さずに接続する
ことが可能となる。すなわち、コンタクトホールを形成
する必要がなくなるため、薄膜トランジスタ基板の開口
率を向上することが可能となる。
【００１５】また、一般的に高熱に弱い材料から形成さ
れる絵素電極をＴＦＴプロセスの終了後に形成するの
で、ＩＴＯ膜の耐熱温度に関係なく高温でＴＦＴプロセ
スを実行することが可能となり、特性の良いＴＦＴを提
供することが可能となるという利点も有している。
れる絵素電極をＴＦＴプロセスの終了後に形成するの
で、ＩＴＯ膜の耐熱温度に関係なく高温でＴＦＴプロセ
スを実行することが可能となり、特性の良いＴＦＴを提
供することが可能となるという利点も有している。
【００１６】なお、上記絵素電極の形成は、半導体膜お
よびｎ+ 型非晶質Ｓｉ膜のパターニングを行い、さら
に、ソース電極およびドレイン電極の形成を行った後で
あっても良い。
よびｎ+ 型非晶質Ｓｉ膜のパターニングを行い、さら
に、ソース電極およびドレイン電極の形成を行った後で
あっても良い。
【００１７】請求項４記載の薄膜トランジスタは、絶縁
基板上に形成されたゲート電極と、該ゲート電極を覆っ
て形成された絶縁膜と、該絶縁膜上に形成された半導体
膜と、該半導体膜上に形成されたソース電極およびドレ
イン電極とを備えた薄膜トランジスタにおいて、上記半
導体膜上にｎ+ 型非晶質Ｓｉ膜が積層され、該ｎ+ 型非
晶質Ｓｉ膜が選択的にエッチングされてソース・ドレイ
ンギャップが形成されると共に、上記ソース・ドレイン
ギャップが屈曲していることを特徴とする。
基板上に形成されたゲート電極と、該ゲート電極を覆っ
て形成された絶縁膜と、該絶縁膜上に形成された半導体
膜と、該半導体膜上に形成されたソース電極およびドレ
イン電極とを備えた薄膜トランジスタにおいて、上記半
導体膜上にｎ+ 型非晶質Ｓｉ膜が積層され、該ｎ+ 型非
晶質Ｓｉ膜が選択的にエッチングされてソース・ドレイ
ンギャップが形成されると共に、上記ソース・ドレイン
ギャップが屈曲していることを特徴とする。
【００１８】上記の構成によれば、チャネルエッチ型の
薄膜トランジスタにおいて、半導体膜上にｎ+ 型非晶質
Ｓｉ膜が積層され、ソース・ドレインギャップが屈曲し
た形状で形成されることにより、薄膜トランジスタ全体
を大型化することなく実質的なチャネル幅を大きくとる
ことが可能となる。これにより、小型の薄膜トランジス
タにおいて大きいＯＮ電流を得ることが可能となり、例
えばこの薄膜トランジスタを液晶の駆動素子として用い
た場合に、短い応答時間内に、液晶を応答させるのに充
分な充電率を得ることが可能となる。
薄膜トランジスタにおいて、半導体膜上にｎ+ 型非晶質
Ｓｉ膜が積層され、ソース・ドレインギャップが屈曲し
た形状で形成されることにより、薄膜トランジスタ全体
を大型化することなく実質的なチャネル幅を大きくとる
ことが可能となる。これにより、小型の薄膜トランジス
タにおいて大きいＯＮ電流を得ることが可能となり、例
えばこの薄膜トランジスタを液晶の駆動素子として用い
た場合に、短い応答時間内に、液晶を応答させるのに充
分な充電率を得ることが可能となる。
【００１９】請求項５記載の薄膜トランジスタは、請求
項４記載の構成において、チャネル部が、ゲート電極の
平坦部上に収まっていることを特徴としている。上記の
構成によれば、リーク電流が生じやすいゲート電極のエ
ッジ部分にチャネル部が及ばないことにより、実質的な
チャネル幅に比例して、ＴＦＴのＯＮ電流を無駄なく大
きくすることができる。
項４記載の構成において、チャネル部が、ゲート電極の
平坦部上に収まっていることを特徴としている。上記の
構成によれば、リーク電流が生じやすいゲート電極のエ
ッジ部分にチャネル部が及ばないことにより、実質的な
チャネル幅に比例して、ＴＦＴのＯＮ電流を無駄なく大
きくすることができる。
【００２０】請求項６記載の薄膜トランジスタ基板は、
請求項４記載の薄膜トランジスタを備えると共に、上記
薄膜トランジスタの半導体膜およびｎ+ 型非晶質Ｓｉ膜
のパターニングを行った後に形成される絵素電極とを備
えたことを特徴とする。
請求項４記載の薄膜トランジスタを備えると共に、上記
薄膜トランジスタの半導体膜およびｎ+ 型非晶質Ｓｉ膜
のパターニングを行った後に形成される絵素電極とを備
えたことを特徴とする。
【００２１】上記の構成によれば、半導体膜およびｎ+
型非晶質Ｓｉ膜のパターニングを行った後に絵素電極が
形成されることにより、絵素電極と、半導体膜およびｎ
+ 型非晶質Ｓｉ膜の上層に形成されるソース電極および
ドレイン電極とをコンタクトホールを介さずに接続する
ことが可能となる。すなわち、コンタクトホールを形成
する必要がなくなるため、薄膜トランジスタ基板の開口
率を向上することが可能となる。
型非晶質Ｓｉ膜のパターニングを行った後に絵素電極が
形成されることにより、絵素電極と、半導体膜およびｎ
+ 型非晶質Ｓｉ膜の上層に形成されるソース電極および
ドレイン電極とをコンタクトホールを介さずに接続する
ことが可能となる。すなわち、コンタクトホールを形成
する必要がなくなるため、薄膜トランジスタ基板の開口
率を向上することが可能となる。
【００２２】また、一般的に高熱に弱い材料から形成さ
れる絵素電極をＴＦＴプロセスの終了後に形成するの
で、ＩＴＯ膜の耐熱温度に関係なく高温でＴＦＴプロセ
スを実行することが可能となり、特性の良いＴＦＴを提
供することが可能となるという利点も有している。
れる絵素電極をＴＦＴプロセスの終了後に形成するの
で、ＩＴＯ膜の耐熱温度に関係なく高温でＴＦＴプロセ
スを実行することが可能となり、特性の良いＴＦＴを提
供することが可能となるという利点も有している。
【００２３】なお、上記絵素電極の形成は、半導体膜お
よびｎ+ 型非晶質Ｓｉ膜のパターニングを行い、さら
に、ソース電極およびドレイン電極の形成を行った後で
あっても良い。
よびｎ+ 型非晶質Ｓｉ膜のパターニングを行い、さら
に、ソース電極およびドレイン電極の形成を行った後で
あっても良い。
【００２４】
【発明の実施の形態】本発明の実施の一形態について、
図１ないし図５に基づいて説明すれば、以下のとおりで
ある。
図１ないし図５に基づいて説明すれば、以下のとおりで
ある。
【００２５】図１は、本発明の実施の一形態としての薄
膜トランジスタ（以下、ＴＦＴと称する）の平面図であ
る。図２（ａ）ないし（ｄ）は、上記ＴＦＴの製造工程
の主要部を示すものである。図２（ｄ）は、図１におけ
るＡ−Ａ線断面図である。なお、図１では、パッシベー
ション膜１１は図示されていない。
膜トランジスタ（以下、ＴＦＴと称する）の平面図であ
る。図２（ａ）ないし（ｄ）は、上記ＴＦＴの製造工程
の主要部を示すものである。図２（ｄ）は、図１におけ
るＡ−Ａ線断面図である。なお、図１では、パッシベー
ション膜１１は図示されていない。
【００２６】ここで、図２（ａ）ないし（ｄ）を参照し
ながら、上記ＴＦＴの構成を製造工程に従って説明す
る。まず、絶縁性基板１の上に、アルミニウム等の低抵
抗で陽極酸化できる金属膜を約３０００〜５０００Åの
厚さで成膜し、パターニングすることにより、ゲート電
極２を形成する。次に、このゲート電極２を陽極酸化す
ることにより、第１のゲート絶縁膜３を約２０００〜４
０００Åの厚さになるように形成する。なお、この第１
のゲート絶縁膜３の形成時に、ゲート電極２の膜厚は約
２０００〜４０００Åに減少する。
ながら、上記ＴＦＴの構成を製造工程に従って説明す
る。まず、絶縁性基板１の上に、アルミニウム等の低抵
抗で陽極酸化できる金属膜を約３０００〜５０００Åの
厚さで成膜し、パターニングすることにより、ゲート電
極２を形成する。次に、このゲート電極２を陽極酸化す
ることにより、第１のゲート絶縁膜３を約２０００〜４
０００Åの厚さになるように形成する。なお、この第１
のゲート絶縁膜３の形成時に、ゲート電極２の膜厚は約
２０００〜４０００Åに減少する。
【００２７】さらに、同図（ｂ）に示すように、第２の
ゲート絶縁膜４、ｉ型非晶質Ｓｉ薄膜５（半導体膜）、
およびチャネル保護膜６を、それぞれ約３０００〜５０
００Å、約３００〜１０００Å、約１０００〜３０００
Åの厚みになるようにプラズマＣＶＤ法により順次成膜
した後、チャネル保護膜６をパターニングする。なお、
上記チャネル保護膜６は、例えば窒化シリコン（ＳｉＮ
x ）等により実現される。
ゲート絶縁膜４、ｉ型非晶質Ｓｉ薄膜５（半導体膜）、
およびチャネル保護膜６を、それぞれ約３０００〜５０
００Å、約３００〜１０００Å、約１０００〜３０００
Åの厚みになるようにプラズマＣＶＤ法により順次成膜
した後、チャネル保護膜６をパターニングする。なお、
上記チャネル保護膜６は、例えば窒化シリコン（ＳｉＮ
x ）等により実現される。
【００２８】この時、チャネル保護膜６は、図１に示す
ように屈曲した形状にパターニングする。なお、図１に
示されたチャネル保護膜６は、ほぼ矩形波状に形成され
ているが、この他に、図３に示すように、円弧状に屈曲
した形状としても良い。なお、この場合のチャネル保護
膜６における実質的なチャネル幅Ｗは、図４（ａ）ある
いは（ｂ）に示す線１５あるいは線１６の全長によって
与えられる。なお、上記の図４（ａ）および（ｂ）は、
ｉ型非晶質Ｓｉ薄膜５上に形成されたチャネル保護膜６
の形状を示している。
ように屈曲した形状にパターニングする。なお、図１に
示されたチャネル保護膜６は、ほぼ矩形波状に形成され
ているが、この他に、図３に示すように、円弧状に屈曲
した形状としても良い。なお、この場合のチャネル保護
膜６における実質的なチャネル幅Ｗは、図４（ａ）ある
いは（ｂ）に示す線１５あるいは線１６の全長によって
与えられる。なお、上記の図４（ａ）および（ｂ）は、
ｉ型非晶質Ｓｉ薄膜５上に形成されたチャネル保護膜６
の形状を示している。
【００２９】ここで、上記チャネル保護膜６における実
質的なチャネル長Ｌの算出例について説明する。図４
（ａ）中に示すように、チャネル保護膜６のチャネル長
方向において互いに異なる長さを有する部分の長さを、
それぞれＬa 、Ｌb 、Ｌc とし、各部分のチャネル幅方
向の長さをＷal、Ｗbm、Ｗcnと定義する。このとき、チ
ャネル長Ｌは、下記の数１に示す一般式から求められ
る。なお、一般式としての数１において、αはチャネル
長方向の長さがＬa の部分の総数を表し、同様に、β、
γはチャネル長方向の長さがそれぞれＬb 、Ｌz の部分
の総数を表す。
質的なチャネル長Ｌの算出例について説明する。図４
（ａ）中に示すように、チャネル保護膜６のチャネル長
方向において互いに異なる長さを有する部分の長さを、
それぞれＬa 、Ｌb 、Ｌc とし、各部分のチャネル幅方
向の長さをＷal、Ｗbm、Ｗcnと定義する。このとき、チ
ャネル長Ｌは、下記の数１に示す一般式から求められ
る。なお、一般式としての数１において、αはチャネル
長方向の長さがＬa の部分の総数を表し、同様に、β、
γはチャネル長方向の長さがそれぞれＬb 、Ｌz の部分
の総数を表す。
【００３０】すなわち、同図（ａ）に示すチャネル保護
膜６の場合には、数１のｚがｃに対応すると共に、α、
β、γの値はそれぞれ２、４、３である。なお、数１に
おけるＷA は、下記の数２で与えられる。
膜６の場合には、数１のｚがｃに対応すると共に、α、
β、γの値はそれぞれ２、４、３である。なお、数１に
おけるＷA は、下記の数２で与えられる。
【００３１】
【数１】
【００３２】
【数２】
【００３３】図６に示した従来の非晶質ＳｉＴＦＴで
は、１０〜３０μｓ程度の書込み時間で液晶が応答する
のに充分なＯＮ電流を発生させるためには、チャネル長
ｌを５μｍ程度に小さくとり、なお且つチャネル長ｗを
チャネル長ｌの少なくとも２倍程度に形成することが必
要であった。これに対して本実施の形態のＴＦＴは、上
述のようにチャネル保護膜６を屈曲した形状にパターニ
ングしたことにより、実質的なチャネル長Ｌに対して実
質的なチャネル幅Ｗを大きくとることが可能となり、Ｔ
ＦＴ全体を大型化せずにＯＮ電流を充分に大きくするこ
とができる。
は、１０〜３０μｓ程度の書込み時間で液晶が応答する
のに充分なＯＮ電流を発生させるためには、チャネル長
ｌを５μｍ程度に小さくとり、なお且つチャネル長ｗを
チャネル長ｌの少なくとも２倍程度に形成することが必
要であった。これに対して本実施の形態のＴＦＴは、上
述のようにチャネル保護膜６を屈曲した形状にパターニ
ングしたことにより、実質的なチャネル長Ｌに対して実
質的なチャネル幅Ｗを大きくとることが可能となり、Ｔ
ＦＴ全体を大型化せずにＯＮ電流を充分に大きくするこ
とができる。
【００３４】次に、ｉ型非晶質Ｓｉ薄膜５およびチャネ
ル保護膜６を覆うように、ｎ+ 型非晶質Ｓｉ薄膜７を約
３００〜１０００Åで形成した後に、図２（ｃ）に示す
ように、このｎ+ 型非晶質Ｓｉ薄膜７をｉ型非晶質Ｓｉ
薄膜５と共にパターニングする。なお、このパターニン
グの際に、ｉ型非晶質Ｓｉ薄膜５およびｎ+ 型非晶質Ｓ
ｉ薄膜７が、ゲート電極２の平坦部上に完全に収まるよ
うにする。これにより、チャネル部がゲート電極２の平
坦部上からはみ出さないので、実質的なチャネル幅Ｗに
比例して、ＴＦＴのＯＮ電流を無駄なく大きくすること
ができる。
ル保護膜６を覆うように、ｎ+ 型非晶質Ｓｉ薄膜７を約
３００〜１０００Åで形成した後に、図２（ｃ）に示す
ように、このｎ+ 型非晶質Ｓｉ薄膜７をｉ型非晶質Ｓｉ
薄膜５と共にパターニングする。なお、このパターニン
グの際に、ｉ型非晶質Ｓｉ薄膜５およびｎ+ 型非晶質Ｓ
ｉ薄膜７が、ゲート電極２の平坦部上に完全に収まるよ
うにする。これにより、チャネル部がゲート電極２の平
坦部上からはみ出さないので、実質的なチャネル幅Ｗに
比例して、ＴＦＴのＯＮ電流を無駄なく大きくすること
ができる。
【００３５】続いて、ｎ+ 型非晶質Ｓｉ薄膜７におい
て、チャネル保護膜６上面にあたる部分の一部をエッチ
ングすることにより、ソース部とドレイン部とに分離
し、その後、図２（ｄ）に示すように、ソース・ドレイ
ン電極膜８・９を約３０００〜５０００Åの厚みに成膜
した後、パターニングする。この時に、図１に示すよう
に、屈曲した形状のチャネル保護膜６に追随するように
ソース・ドレイン電極膜８・９のパターニングを行う。
さらに、ソース・ドレイン電極膜８・９の表面にパッシ
ベーション膜１１を成膜する。以上の工程によって、チ
ャネル保護膜型ＴＦＴが完成する。
て、チャネル保護膜６上面にあたる部分の一部をエッチ
ングすることにより、ソース部とドレイン部とに分離
し、その後、図２（ｄ）に示すように、ソース・ドレイ
ン電極膜８・９を約３０００〜５０００Åの厚みに成膜
した後、パターニングする。この時に、図１に示すよう
に、屈曲した形状のチャネル保護膜６に追随するように
ソース・ドレイン電極膜８・９のパターニングを行う。
さらに、ソース・ドレイン電極膜８・９の表面にパッシ
ベーション膜１１を成膜する。以上の工程によって、チ
ャネル保護膜型ＴＦＴが完成する。
【００３６】上記のＴＦＴを駆動素子として用いるＴＦ
Ｔ基板を作成する場合には、上述の工程によって絶縁性
基板１上にＴＦＴをマトリクス状に形成した後、この絶
縁性基板１上にＩＴＯ膜を約３００〜３０００Åの厚み
に成膜し、これをパターニングすることにより、絵素電
極１０を形成する。
Ｔ基板を作成する場合には、上述の工程によって絶縁性
基板１上にＴＦＴをマトリクス状に形成した後、この絶
縁性基板１上にＩＴＯ膜を約３００〜３０００Åの厚み
に成膜し、これをパターニングすることにより、絵素電
極１０を形成する。
【００３７】このように、ｉ型非晶質Ｓｉ薄膜５および
ｎ+ 型非晶質Ｓｉ薄膜７を形成した後に絵素電極膜１０
を形成するので、コンタクトホールを必要とせずに、ソ
ース・ドレイン電極膜８・９と絵素電極１０とのコンタ
クトが容易に得られる。この結果、絵素電極１０が露出
している開口部１２を、コンタクトホール等の制約なく
大きくとることが可能となり、開口率が高いＴＦＴ基板
を実現することができる。
ｎ+ 型非晶質Ｓｉ薄膜７を形成した後に絵素電極膜１０
を形成するので、コンタクトホールを必要とせずに、ソ
ース・ドレイン電極膜８・９と絵素電極１０とのコンタ
クトが容易に得られる。この結果、絵素電極１０が露出
している開口部１２を、コンタクトホール等の制約なく
大きくとることが可能となり、開口率が高いＴＦＴ基板
を実現することができる。
【００３８】また、３００℃以上の熱に弱いＩＴＯ膜を
ＴＦＴプロセスの終了後に形成するので、ＩＴＯ膜の耐
熱温度に関係なく高温でＴＦＴプロセスを実行すること
が可能となり、特性の良いＴＦＴを提供することが可能
となるという利点も有している。
ＴＦＴプロセスの終了後に形成するので、ＩＴＯ膜の耐
熱温度に関係なく高温でＴＦＴプロセスを実行すること
が可能となり、特性の良いＴＦＴを提供することが可能
となるという利点も有している。
【００３９】なお、上記のＴＦＴ基板に対し、対向透明
電極、ブラックマトリクス、およびカラーフィルタを形
成した対向基板を貼り合わせ、その間隙に液晶を注入す
ることにより、従来のものよりも開口率が高く、明るい
表示が実現されるＴＦＴ液晶ディスプレイを提供するこ
とが可能となる。
電極、ブラックマトリクス、およびカラーフィルタを形
成した対向基板を貼り合わせ、その間隙に液晶を注入す
ることにより、従来のものよりも開口率が高く、明るい
表示が実現されるＴＦＴ液晶ディスプレイを提供するこ
とが可能となる。
【００４０】なお、上記では、チャネル保護膜型ＴＦＴ
の構成およびその製造方法について説明したが、チャネ
ルエッチ型ＴＦＴも類似の製造方法で作成することが可
能である。
の構成およびその製造方法について説明したが、チャネ
ルエッチ型ＴＦＴも類似の製造方法で作成することが可
能である。
【００４１】チャネルエッチ型ＴＦＴの場合、まず、図
５（ａ）に示すように、前述のチャネル保護膜型ＴＦＴ
と同様に、絶縁性基板１上に、ゲート電極２および第１
のゲート絶縁膜３を形成する。さらに、同図（ｂ）に示
すように、第２のゲート絶縁膜４およびｉ型非晶質Ｓｉ
薄膜５を形成し、その上に、チャネル保護膜６の代わり
にｎ+ 型非晶質Ｓｉ薄膜７を成膜する。
５（ａ）に示すように、前述のチャネル保護膜型ＴＦＴ
と同様に、絶縁性基板１上に、ゲート電極２および第１
のゲート絶縁膜３を形成する。さらに、同図（ｂ）に示
すように、第２のゲート絶縁膜４およびｉ型非晶質Ｓｉ
薄膜５を形成し、その上に、チャネル保護膜６の代わり
にｎ+ 型非晶質Ｓｉ薄膜７を成膜する。
【００４２】続いて、ｉ型非晶質Ｓｉ薄膜５のアイラン
ド化エッチングを行うが、この時にはｎ+ 型非晶質Ｓｉ
薄膜７をソースおよびドレインに分離するためのソース
・ドレインギャップエッチングは行わない。また、ｉ型
非晶質Ｓｉ薄膜５が、ゲート電極２の平坦部上に完全に
収まるようにパターニングを行う。
ド化エッチングを行うが、この時にはｎ+ 型非晶質Ｓｉ
薄膜７をソースおよびドレインに分離するためのソース
・ドレインギャップエッチングは行わない。また、ｉ型
非晶質Ｓｉ薄膜５が、ゲート電極２の平坦部上に完全に
収まるようにパターニングを行う。
【００４３】なお、上記ソース・ドレインギャップエッ
チングは、上記アイランド化エッチングの後に別途実行
し、同図（ｃ）に示すように、ｉ型非晶質Ｓｉ薄膜５と
選択的にエッチングを行う。このソース・ドレインギャ
ップエッチングの際に、ｎ+型非晶質Ｓｉ薄膜７が選択
的にエッチングされて形成されるｉ型非晶質Ｓｉ薄膜５
の露出部が、図１あるいは図３に示したチャネル保護膜
６のように、矩形波状あるいは円弧状に屈曲するようパ
ターニングを行う。
チングは、上記アイランド化エッチングの後に別途実行
し、同図（ｃ）に示すように、ｉ型非晶質Ｓｉ薄膜５と
選択的にエッチングを行う。このソース・ドレインギャ
ップエッチングの際に、ｎ+型非晶質Ｓｉ薄膜７が選択
的にエッチングされて形成されるｉ型非晶質Ｓｉ薄膜５
の露出部が、図１あるいは図３に示したチャネル保護膜
６のように、矩形波状あるいは円弧状に屈曲するようパ
ターニングを行う。
【００４４】さらに、ソース・ドレイン電極膜８・９
を、上記のソース・ドレインギャップの形状に沿ってパ
ターニングし、パッシベーション膜１１を成膜すること
により、図５（ｄ）に示すようなチャネルエッチ型ＴＦ
Ｔが完成する。
を、上記のソース・ドレインギャップの形状に沿ってパ
ターニングし、パッシベーション膜１１を成膜すること
により、図５（ｄ）に示すようなチャネルエッチ型ＴＦ
Ｔが完成する。
【００４５】
【発明の効果】以上のように、請求項１記載の薄膜トラ
ンジスタは、チャネル保護膜が半導体膜上に屈曲してパ
ターニングされた構成である。これにより、薄膜トラン
ジスタ全体を大型化することなく実質的なチャネル幅を
大きくとり、充分大きいＯＮ電流を得ることが可能とな
る。この結果、小型で且つ短い応答時間で充分な充電率
を得ることができる薄膜トランジスタを提供することが
可能となるという効果を奏する。
ンジスタは、チャネル保護膜が半導体膜上に屈曲してパ
ターニングされた構成である。これにより、薄膜トラン
ジスタ全体を大型化することなく実質的なチャネル幅を
大きくとり、充分大きいＯＮ電流を得ることが可能とな
る。この結果、小型で且つ短い応答時間で充分な充電率
を得ることができる薄膜トランジスタを提供することが
可能となるという効果を奏する。
【００４６】請求項２記載の薄膜トランジスタは、チャ
ネル部が、ゲート電極の平坦部上に収まっている構成で
ある。これにより、請求項１記載の構成による効果に加
えてさらに、実質的なチャネル幅に比例してＴＦＴのＯ
Ｎ電流を無駄なく大きくすることができるという効果を
奏する。
ネル部が、ゲート電極の平坦部上に収まっている構成で
ある。これにより、請求項１記載の構成による効果に加
えてさらに、実質的なチャネル幅に比例してＴＦＴのＯ
Ｎ電流を無駄なく大きくすることができるという効果を
奏する。
【００４７】請求項３記載の薄膜トランジスタ基板は、
請求項１記載の薄膜トランジスタを備えると共に、上記
薄膜トランジスタの半導体膜およびｎ+ 型非晶質Ｓｉ膜
のパターニングを行った後に形成される絵素電極とを備
えた構成である。これにより、絵素電極と、半導体膜お
よびｎ+ 型非晶質Ｓｉ膜の上層に形成されるソース電極
およびドレイン電極とをコンタクトホールを介さずに接
続することができ、開口率が向上された薄膜トランジス
タを提供できるという効果を奏する。
請求項１記載の薄膜トランジスタを備えると共に、上記
薄膜トランジスタの半導体膜およびｎ+ 型非晶質Ｓｉ膜
のパターニングを行った後に形成される絵素電極とを備
えた構成である。これにより、絵素電極と、半導体膜お
よびｎ+ 型非晶質Ｓｉ膜の上層に形成されるソース電極
およびドレイン電極とをコンタクトホールを介さずに接
続することができ、開口率が向上された薄膜トランジス
タを提供できるという効果を奏する。
【００４８】請求項４記載の薄膜トランジスタは、半導
体膜上にｎ+ 型非晶質Ｓｉ膜が積層され、該ｎ+ 型非晶
質Ｓｉ膜が選択的にエッチングされてソース・ドレイン
ギャップが形成されると共に、上記ソース・ドレインギ
ャップが屈曲した構成である。これにより、薄膜トラン
ジスタ全体を大型化することなく実質的なチャネル幅を
大きくとることができる。この結果、小型で且つ短い応
答時間で充分な充電率を得ることが可能な薄膜トランジ
スタを提供することができるという効果を奏する。
体膜上にｎ+ 型非晶質Ｓｉ膜が積層され、該ｎ+ 型非晶
質Ｓｉ膜が選択的にエッチングされてソース・ドレイン
ギャップが形成されると共に、上記ソース・ドレインギ
ャップが屈曲した構成である。これにより、薄膜トラン
ジスタ全体を大型化することなく実質的なチャネル幅を
大きくとることができる。この結果、小型で且つ短い応
答時間で充分な充電率を得ることが可能な薄膜トランジ
スタを提供することができるという効果を奏する。
【００４９】請求項５記載の薄膜トランジスタは、チャ
ネル部が、ゲート電極の平坦部上に収まっている構成で
ある。これにより、請求項４記載の構成による効果に加
えてさらに、実質的なチャネル幅に比例して、ＴＦＴの
ＯＮ電流を無駄なく大きくすることができるという効果
を奏する。
ネル部が、ゲート電極の平坦部上に収まっている構成で
ある。これにより、請求項４記載の構成による効果に加
えてさらに、実質的なチャネル幅に比例して、ＴＦＴの
ＯＮ電流を無駄なく大きくすることができるという効果
を奏する。
【００５０】請求項６記載の薄膜トランジスタは、請求
項４記載の薄膜トランジスタを備えると共に、上記薄膜
トランジスタの半導体膜およびｎ+ 型非晶質Ｓｉ膜のパ
ターニングを行った後に形成される絵素電極とを備えた
構成である。これにより、絵素電極と、半導体膜および
ｎ+ 型非晶質Ｓｉ膜の上層に形成されるソース電極およ
びドレイン電極とをコンタクトホールを介さずに接続す
ることができ、開口率が向上された薄膜トランジスタ基
板を提供することが可能となるという効果を奏する。
項４記載の薄膜トランジスタを備えると共に、上記薄膜
トランジスタの半導体膜およびｎ+ 型非晶質Ｓｉ膜のパ
ターニングを行った後に形成される絵素電極とを備えた
構成である。これにより、絵素電極と、半導体膜および
ｎ+ 型非晶質Ｓｉ膜の上層に形成されるソース電極およ
びドレイン電極とをコンタクトホールを介さずに接続す
ることができ、開口率が向上された薄膜トランジスタ基
板を提供することが可能となるという効果を奏する。
【図１】本発明の実施に係る一形態としての薄膜トラン
ジスタ（ＴＦＴ）基板の概略構成を示す平面図である。
ジスタ（ＴＦＴ）基板の概略構成を示す平面図である。
【図２】同図（ａ）ないし（ｄ）は、図１に示すＡ−Ａ
線断面の構成を製造工程の順に示す断面図である。
線断面の構成を製造工程の順に示す断面図である。
【図３】上記薄膜トランジスタのチャネル保護膜に適用
し得る他の形状の一例を示す平面図である。
し得る他の形状の一例を示す平面図である。
【図４】同図（ａ）および（ｂ）は、図１および図３に
示すチャネル保護膜における実質的なチャネル幅をそれ
ぞれ示す説明図である。
示すチャネル保護膜における実質的なチャネル幅をそれ
ぞれ示す説明図である。
【図５】同図（ａ）ないし（ｄ）は、本発明の実施に係
る他の形態としての薄膜トランジスタ基板の構成を製造
工程の順に示す断面図である。
る他の形態としての薄膜トランジスタ基板の構成を製造
工程の順に示す断面図である。
【図６】従来の薄膜トランジスタ基板の概略構成を示す
平面図である。
平面図である。
【図７】図６に示すＢ−Ｂ線断面の構成を製造工程の順
に示す断面図である。
に示す断面図である。
２ ゲート電極 ５ ｉ型非晶質Ｓｉ薄膜（半導体膜） ６ チャネル保護膜 ７ ｎ+ 型非晶質Ｓｉ薄膜 ８・９ ソース・ドレイン電極膜 １０ 絵素電極膜
Claims (6)
- 【請求項１】絶縁基板上に形成されたゲート電極と、該
ゲート電極を覆って形成された絶縁膜と、該絶縁膜上に
形成された半導体膜と、該半導体膜上に形成されたソー
ス電極およびドレイン電極とを備えた薄膜トランジスタ
において、 チャネル保護膜が上記半導体膜上に屈曲してパターニン
グされていることを特徴とする薄膜トランジスタ。 - 【請求項２】チャネル部が、ゲート電極の平坦部上に収
まっていることを特徴とする請求項１記載の薄膜トラン
ジスタ。 - 【請求項３】請求項１記載の薄膜トランジスタを備える
と共に、上記薄膜トランジスタの半導体膜およびｎ+ 型
非晶質Ｓｉ膜のパターニングを行った後に形成される絵
素電極とを備えたことを特徴とする薄膜トランジスタ基
板。 - 【請求項４】絶縁基板上に形成されたゲート電極と、該
ゲート電極を覆って形成された絶縁膜と、該絶縁膜上に
形成された半導体膜と、該半導体膜上に形成されたソー
ス電極およびドレイン電極とを備えた薄膜トランジスタ
において、 上記半導体膜上にｎ+ 型非晶質Ｓｉ膜が積層され、該ｎ
+ 型非晶質Ｓｉ膜が選択的にエッチングされてソース・
ドレインギャップが形成されると共に、上記ソース・ド
レインギャップが屈曲していることを特徴とする薄膜ト
ランジスタ。 - 【請求項５】チャネル部が、ゲート電極の平坦部上に収
まっていることを特徴とする請求項４記載の薄膜トラン
ジスタ。 - 【請求項６】請求項４記載の薄膜トランジスタを備える
と共に、上記薄膜トランジスタの半導体膜およびｎ+ 型
非晶質Ｓｉ膜のパターニングを行った後に形成される絵
素電極とを備えたことを特徴とする薄膜トランジスタ基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6998296A JPH09260675A (ja) | 1996-03-26 | 1996-03-26 | 薄膜トランジスタおよび薄膜トランジスタ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6998296A JPH09260675A (ja) | 1996-03-26 | 1996-03-26 | 薄膜トランジスタおよび薄膜トランジスタ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260675A true JPH09260675A (ja) | 1997-10-03 |
Family
ID=13418392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6998296A Pending JPH09260675A (ja) | 1996-03-26 | 1996-03-26 | 薄膜トランジスタおよび薄膜トランジスタ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260675A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009099666A (ja) * | 2007-10-15 | 2009-05-07 | Ricoh Co Ltd | 薄膜トランジスタアレイ、表示装置及び情報表示システム |
| US7646044B2 (en) * | 2003-11-20 | 2010-01-12 | Samsung Electronics Co., Ltd. | Thin film transistor and thin film transistor array panel |
| USRE42283E1 (en) | 2001-10-03 | 2011-04-12 | Chunghwa Picture Tubes, Ltd. | LCD and method of improving the brilliance of the same |
| CN102569415A (zh) * | 2011-11-11 | 2012-07-11 | 友达光电股份有限公司 | 有源元件 |
-
1996
- 1996-03-26 JP JP6998296A patent/JPH09260675A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42283E1 (en) | 2001-10-03 | 2011-04-12 | Chunghwa Picture Tubes, Ltd. | LCD and method of improving the brilliance of the same |
| US7646044B2 (en) * | 2003-11-20 | 2010-01-12 | Samsung Electronics Co., Ltd. | Thin film transistor and thin film transistor array panel |
| KR100984359B1 (ko) * | 2003-11-20 | 2010-09-30 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
| JP2009099666A (ja) * | 2007-10-15 | 2009-05-07 | Ricoh Co Ltd | 薄膜トランジスタアレイ、表示装置及び情報表示システム |
| US8779434B2 (en) | 2007-10-15 | 2014-07-15 | Ricoh Company, Ltd. | Thin film transistor array and displaying apparatus |
| CN102569415A (zh) * | 2011-11-11 | 2012-07-11 | 友达光电股份有限公司 | 有源元件 |
| US8704220B2 (en) | 2011-11-11 | 2014-04-22 | Au Optronics Corporation | Active device |
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