KR19980080260A - 박막장치의 제조방법 및 박막장치 - Google Patents

박막장치의 제조방법 및 박막장치 Download PDF

Info

Publication number
KR19980080260A
KR19980080260A KR1019980008612A KR19980008612A KR19980080260A KR 19980080260 A KR19980080260 A KR 19980080260A KR 1019980008612 A KR1019980008612 A KR 1019980008612A KR 19980008612 A KR19980008612 A KR 19980008612A KR 19980080260 A KR19980080260 A KR 19980080260A
Authority
KR
South Korea
Prior art keywords
substrate
thin film
bus line
oxide film
gate electrode
Prior art date
Application number
KR1019980008612A
Other languages
English (en)
Other versions
KR100309966B1 (ko
Inventor
유끼마사 이시다
겐이찌 나가오까
Original Assignee
세끼자와 다다시
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼자와 다다시, 후지쓰 가부시끼가이샤 filed Critical 세끼자와 다다시
Publication of KR19980080260A publication Critical patent/KR19980080260A/ko
Application granted granted Critical
Publication of KR100309966B1 publication Critical patent/KR100309966B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명는 박막장치의 제조방법 및 박막장치에 관한 것이며, 매끈한 형상을 가진 복수의 버스라인 및 상기 버스라인에 전기적으로 접속된 접속부분을 갖춘 박막장치르 제공하는 것을 목적으로 한다.
기판(10)상에 약극산화 가능한 도체층을 형성하는 공정과, 상기 기판에 평행한 상면(18a)과 경사하는 측면(18b)을 가진 복수의 버스라인(18) 및 상기 버스라인에 전기적으로 접속되고 또한 상기 기판에 평행한 상면과 경사하는 측면을 가진 접속부분을 형성하도록 상기 도체층을 에칭하는 공정과, 상기 버스라인(18) 및 상기 접속부분이 각각 내방 도체부분(22)과 상기 내방 도체부분을 덮는 절연성의 외방 산화막(24)을 포함하도록 상기 버스라인(18) 및 상기 접속부분을 양극산화하는 공정을 포함한 구성으로 한다.

Description

박막장치의 제조방법 및 박막장치
본 발명은, 예를 들어 액정패널의 박막 트랜지스터를 포함한 기판 등의 박막장치의 제조방법 및 박막장치에 관한 것이다.
근년에 와서는 액티브 매트릭스 구동의 액정패널이 진보하고 있다. 액정패널은 한쌍의 대향하는 기판 사이에 액정를 끼어서 구성되며, 한쪽 기판에는 투명한 공통전극이 형성되고, 다른 쪽 기판에는 복수의 미소한 화소전극이 형성되어 있다. 다른 쪽 기판은 화소전극과 더불어 게이트 버스라인, 드레인 버스라인 및 박막 트랜지스터를 포함한다.
박막 트랜지스터를 포함한 기판의 제조에 있어서는, 절연기판상에 게이트 버스라인, 게이트전극 및 축적용량전극이 형성되며, 게이트 버스라인 등을 절연층으로 덮고, 그 위에 반도체층을 형성하고, 그 위에 채널보호막을 형성하여 절연층으로 덮은 후에, 소스전극, 드레인전극 및 드레인 버스라인을 형성한다. 또한 그 위에 절연층을 형성하고, 그 위에 화소전극을 형성한다. 화소전극은 절연층에 구멍을 뚫어서 소스전극과 접속된다. 이와 같이 박막 트랜지스터를 포함한 기판은 게이트 버스라인, 드레인 버스라인, 박막 트랜지스터 및 화소전극 등을 도전층이나 절연층을 적층하면서 만들어진다.
액정패널은 더욱 높은 해상도나 고 개구율을 가질 것이 요구되고 있다. 그러기 위해서는, 게이트 버스라인이나 게이트 버스라인에 전기적으로 접속된 게이트전극 등을 보다 고밀도로 배치할 것이 요구되며, 그러기 위해서 게이트 버스라인을 보다 가늘게 형성하고 또한 저항을 낮게 할 필요가 있다. 또 표시가 높은 품질을 유지하기 위해서는, 기판상에 게이트 버스라인과 동일한 층에 축적용량전극을 만든다. 또 오버랩하는 게이트전극과 소스전극간에는 기생용량이 형성되지만, 표시가 높은 품질을 유지하기 위해서는, 그와 같은 기생용량을 저감할 것이 필요하다. 그와 같은 요구를 만족하면서, 고 수율의 확보를 하지 않으면 안된다.
액정패널은 정보기기의 디스플레이로서 사용될 뿐 아니라, PDA나 뷰 파인더, 프로젝터 등에도 사용된다. 이들 액정패널은 비교적 소형이지만, 보다 더욱 경량이며 고정세한 액정패널이 요구된다. 근년에는 이와 같은 액정패널에 있어서, 드라이버 일체형성이 가능한 저온 다결정 Si 박막 트랜지스터를 적용할 필요도 생기고 있다.
버스라인의 세선화 및 저저항화를 동시에 충족시키고자 하면, 버스라인의 폭을 좁게 하고 또한 버스라인의 두께(또는 높이)를 크게 할 필요가 있다. 기판상에 형성되는 게이트 버스라인의 두께를 크게 하면, 게이트 버스라인과 절연층을 통해서 겹치는 부분을 갖는 드레인 버스라인을 형성할 때에, 드레인 버스라인은 게이트 버스라인과 겹치는 위치에서 급격히 굴곡하게 되어, 게이트 버스라인의 상방 사이드 에지에 상당하는 위치에서 단이 끊어지거나 에칭의 잔존하는 일이 생겨서 단선이나 점 결함이 되는 문제가 생긴다.
게이트 버스라인의 막 두께를 두껍게 할 때 생기는 드레인 버스라인의 단이 끊어지거나 에칭이 잔존하는 등을 방지하기 위해서는, 드레인 버스라인의 굴곡을 완화하도록 게이트 버스라인의 상방 사이드 에지가 매끈하게 되게끔 게이트 버스라인의 측면을 기판에 대해 경사시키는 것이 바람직하다.
그러나 게이트 버스라인을 통상적인 등방성 에칭으로 형성하면, 게이트 버스라인의 상방 사이드 에지가 매끈하게 되지 않는다. 본원의 발명자는 마스크의 베이킹온도와 오버에칭시간을 최적화함으로써, 모든 게이트 버스라인 측면의 경사가 거의 소정의 각도 내에 들어가는 것을 발견하였다. 게이트 버스라인의 측면을 경사킴으로써, 게이트 버스라인의 상방 사이드 에지가 매끈하게 되어, 그 위에 형성되는 드레인 버스라인의 단이 끊어지는 것을 방지하고, 단선이나 점 결함을 없앨 수가 있는 것이다.
그러나 게이트 버스라인의 측면을 경사시키는 에칭조건에 있어서는, 에칭시에 발생하는 반응가스나, 에칭액의 열화나, 마스크 베이킹온도의 면내 산포(dispersion)가 있으므로, 게이트 버스라인 측면의 경사각도에 산포가 생기는 일이 있다. 게이트 버스라인 측면의 경사각도의 산포는 평균치적으로는 만족할 수 있는 것이지만, 일부의 게이트 버스라인이 과도하게 가늘어진다거나, 또는 경사가 완만해서 기판을 따라 옷자락을 끄는 듯한 형상이 된다거나 하는 것이 생겼다. 이는 게이트 버스라인과 동시에 형성되는 게이트전극이나 축적용량전극에 대해서도 마찬가지이다.
게이트 버스라인 측면의 경사가 완만해서 기판을 따라 옷자락을 끄는 듯한 형상이 되면, 게이트 버스라인의 기판에 가까운 부분의 면적이 커지기 때문에, 인접위치에 있는 다른 게이트 버스라인이나 게이트전극 등에 접촉해서 같은 층간의 단락이 생기거나, 소스전극 및 드레인전극과 게이트전극 사이에 필요 이상의 오버랩을 발생하게 되어, 기생용량 증가의 원인이 되었다. 또 채널 보호막을 게이트를 이용한 배면 노광에 의해 형성할 경우에, 채널 보호막의 형상도 게이트의 형상에 맞추어져서 이상한 형상이 되는 수가 있었다. 조사한 결과, 에칭 불량의 거의가 게이트 버스라인 및 게이트 버스라인과 전기적으로 접속된 게이트전극이나 게이드단자 취출부 등이 밀집하는 부분에 발생하는 것을 알 수 있었다.
또한 이와 같은 액정표시장치에서의 버스라인의 저항을 저감하기 위해서는, 배선재료로서 예를 들면 알루미늄 또는 알루미늄을 주성분으로 한 금속재료가 바람직하다. 이와 같은 금속재료는 예를 들면 스퍼터링에 의해 유리기판상에 성막되며, 그 후에 에칭 등에 의해 소정의 형상으로 패터닝된다. 그러나 성막 전의 스퍼터 체임버의 베이스 진공도가 충분히 낮지 않으면, 일루미늄 또는 알루미늄을 주성분으로 한 금속은 그 후의 열이력에 의해 표면에 힐록(hillock)을 발생시키기 쉬워지며, 이것이 알루미늄의 버스라인 상부에 설치된 디바이스를 파괴하는 원인이 되고 만다.
또한 다결정 Si 박막 트랜지스터(p-SiTFT)는 비정질 Si 박막 트랜지스터(a-SiTFT)의 약 100배의 이동도를 가지므로, 주변회로나 초소형 TFT를 형성하는 등, a-SiTFT에서는 달성할 수 없는 액정패널을 제작할 수 있다. 그러나 p-SiTFT는 온 전류치는 높지만 오프 전류치도 높기 때문에, 전류 리크가 크며, 패널 제작 후에 점 결점이 생기기 쉽고, p-SiTFT로 제작한 주변회로는 소비전력이 큰 것으로 되고 마는 문제점이 있다.
따라서 오프 전류치를 낮출 목적으로 LLD(Lightly Doped Drain)구조에 의해 게이트 주위에 오프세트를 만들어 넣는 제안이 나와 있다. 예를 들어 반도체층의 채널부분에는 불순물 도핑을 하지 않고, 반도체층의 채널부분 외측부분에는 불순물 도핑을 하여 HDD(Heavy Doped Drain)를 형성하여, 소스전극 및 드레인전극으로 한다. 이 때, 채널부분과 소스전극 및 드레인전극 사이의 미소한 영역에, 소스전극 및 드레인전극의 부분보다도 가벼운 불순물 도핑을 하여 LDD를 형성하여 오프세트로 한다.
예를 들어 일본국 특개평 7-235680호 공보는 그와 같은 오프세트를 형성한 박막 트랜지스터의 제조방법을 개시하고 있다. 이 제조방법은 절연기판상에 반도체층을 형성하고, 이 반도체상에 저면이 넓어진(경사하여 측면을 갖는) 게이트전극을 형성하여, 이 게이트전극을 마스크로 하여 반도체층에 불순물을 도핑하고, 그 후에 경사한 측면을 에칭하는 공정을 포함한다. 게이트전극의 두꺼운 부분은 비교적 불순물이 통하지 않지만, 게이트전극의 경사한 측면부분은 약간의 불순물이 통하게 되므로, 반도체층 게이트전극의 경사한 측면으로 덮힌 부분이 LDD, 즉 오프세트가 된다. 그러나 종래 기술에서는 게이트전극은 불순물이 게이트전극을 통과하는 재료로 형성하여야 하였다. 따라서 이 종래 기술의 제조방법에서는 게이트전극으로서 사용하는 재료가 한정되어, 게이트전극 및 게이트 버스라인을 형성하기에 적합한 알루미늄 등을 사용할 수가 없다. 더구나 불순물이 게이트전극의 두꺼운 부분도 통과할 가능성이 있으며, 그렇게 될 경우에는 채널의 성능이 손상된다.
본 발명의 목적은 상기 문제점을 해결하기 위한 것이며, 매끈한 형상을 가진 복수의 버스라인 및 상기 버스라인에 전기적으로 접속된 접속부분을 갖춘 박막장치의 제조방법 및 박막장치를 제공하는 것이다.
본 발명의 다른 목적은 버스라인 표면의 힐록의 발생을 방지하여, 버스라인의 상부에 설치된 디바이스의 파괴를 방지할 수 있도록 한 박막장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 LDD구조를 적절히 형성할 수 있는 박막장치의 제조방법 및 박막장치를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 의한 박막장치의 제조방법의 기판상에 도체층을 형성하는 공정을 나타낸 도면.
도 2는 마스크를 형성하는 공정을 나타낸 도면.
도 3은 에칭공정을 나타낸 도면.
도 4는 마스크 제거공정을 나타낸 도면.
도 5는 버스라인 및 접속부분을 나타낸 평면도.
도 6은 양극산화공정을 나타낸 도면.
도 7은 등방성의 에칭을 나타낸 도면.
도 8은 에칭시간과 에칭된 버스라인 측면의 경사의 관계를 나타낸 도면.
도 9는 에칭된 버스라인의 측면이 옷자락을 끄는 듯한 형상이 된 예를 나타낸 도면.
도 10은 도 9의 버스라인에 양극산화하는 것을 나타낸 도면.
도 11은 2개의 버스라인이 서로 근접한 예를 나타낸 도면.
도 12는 도 11의 버스라인에 양극산화하는 것을 나타낸 도면.
도 13은 액정패널을 나타낸 단면도.
도 14는 도 13의 박막 트랜지스터를 포함한 기판을 나타낸 평면도.
도 15는 도 14의 박막 트랜지스터 부분을 나타낸 확대도.
도 16은 도 15의 박막 트랜지스터 부분의 변형례를 나타낸 도면.
도 17은 도 14의 박막 트랜지스터를 포함한 기판의 제조공정을 나타낸 도면.
도 18은 버스라인 단부의 단자 취출부의 구멍뚫기공정을 나타낸 도면.
도 19는 도 18의 공정에 이어지는 이온 밀링공정을 나타낸 도면.
도 20은 MIM 다이오드의 예를 나타낸 도면.
도 21은 본 발명의 제2 실시예에 의한 박막장치의 제조방법의 일부 공정을 확대해서 나타낸 도면.
도 22는 본 발명의 제2 실시예에 의한 박막장치의 제조방법을 나타낸 도면.
도 23은 본 발명의 제3 실시예에 의한 박막장치의 제조방법에 의해 제조된 박막장치를 나타낸 단면도.
도 24는 본 발명의 제3 실시예에 의한 박막장치의 제조방법의 게이트전극의 패터닝공정을 확대해서 나타낸 도면.
도 25는 본 발명의 제3 실시예에 의한 박막장치의 제조방법의 양극산화공정을 확대해서 나타낸 도면.
도 26은 게이트전극의 형상과 양극 산화막과의 관계를 나타낸 도면.
도 27은 본 발명의 제3 실시예에 의한 박막장치의 제조방법을 나타낸 도면.
본 발명에 의한 박막장치의 제조방법은, 기판상에 양극산화 가능한 도체층을 형성하는 공정과, 상기 기판에 평행한 상면과 경사하는 측면을 가진 복수의 버스라인 및 상기 버스라인에 전기적으로 접속되고 또한 상기 기판에 평행한 상면과 경사하는 측면을 가진 접속부분을 형성하도록 상기 도체층을 에칭하는 공정과, 상기 버스라인 및 상기 접속부분이 각각 내방 도체부분과 상기 내방 도체부분을 덮는 절연성의 외방 산화막을 포함하도록 상기 버스라인 및 상기 접속부분을 양극산화하는 공정을 포함한 것을 특징으로 한다.
이 방법에 있어서, 버스라인은 예를 들어 액정패널의 기판에 형성한 게이트 버스라인이며, 그것에 전기적으로 접속되는 접속부분은 게이트전극이다. 이들 버스라인 및 접속부분은 각각 기판에 평해한 상면과 경사한 측면을 갖는다. 따라서 버스라인의 폭을 좁게 하고, 버스라인의 두께를 크게 하는 요구를 만족시킬 수가 있다.
이와 같은 버스라인 및 접속부분을 에칭으로 형성하면, 상기한 바와 같이 버스라인 및 접속부분 측면의 경사에 산포가 생겨서, 일부의 버스라인 및 접속부분의 기판에 가까운 부분이 기판을 따라 옷자락을 끄는 듯한 형상이 되어, 기판에 가까운 부분의 면적이 소정의 면적보다 커지는 경우가 있다. 그러나 양극산화에 의해 버스라인 및 접속부분의 상방부분은 절연성의 외방 산화막이 되어, 에칭에서 옷자락을 끄는 듯한 형상이 되어도, 그 옷자락부분은 외방 산화막이 되므로 근접한 도체와의 사이에 단락이 생기는 일 등이 없어진다.
바람직하기는, 상기 에칭공정은 상기 버스라인의 측면 및 상기 접속부분의 측면이 상기 기판에 대해 평균 20도∼60도의 범위 내의 각도로 경사지게 한다. 더욱 바람직하기는, 상기 에칭공정은 상기 버스라인의 측면 및 상기 접속부분의 측면이 상기 기판에 대해 평균 30도∼50도의 범위 내의 각도로 경사지게 한다.
바람직하기는, 상기 에칭공정 전에 상기 도체층상에 마스크를 형성하는 공정과, 상기 마스크 형성공정과 상기 에칭공정 사이에 마스크를 포함한 상기 기판을 회화(ashing)하는 공정을 더 포함한다.
또 상기 에칭공정 전에 상기 도체층상에 마스크를 형성하는 공정과, 상기 마스크를 베이킹하는 공정을 포함하며, 상기 베이킹공정상의 상기 마스크의 베이킹온도는 상기 마스크가 상기 에칭공정에서 반응가스에 의해 그 외측부분이 상기 도체층으로부터 밀어올려지도록 상기 마스크가 비교적 적은 강성을 갖춘 온도로 설정되면 좋다. 이 경우에 상기 베이킹공정상의 상기 마스크의 베이킹온도는 115℃ 이하이면 좋다.
또 상기 에칭공정은 상기 버스라인의 측면 및 상기 접속부분의 측면이 외부에 불룩해지도록 형성하면 좋다. 또 상기 에칭공정은 상기 버스라인 및 상기 접속부분의 상면과 측면 사이의 각도가 둔각을 이루도록 하면 좋다.
또 상기 양극산화공정 후에 외방 산화막의 일부를 제거하고, 상기 내방 도체부분을 노출시키는 이온 밀링공정을 더 포함하면 좋다.
또한 본 발명에 의한 박막장치는, 기판과, 상기 기판상에 형성된 복수의 버스라인과, 상기 버스라인에 전기적으로 접속된 접속부분을 적어도 갖추며, 상기 버스라인 및 상기 접속부분은 양극산화 가능한 금속으로 형성되며 또한 각각 상기 기판에 평행한 상면과 경사하는 측면을 가지며, 상기 버스라인 및 상기 접속부분이 각각 내방 도체부분과 상기 내방 도체부분을 덮는 양극산화에 의해 형성된 절연성의 외방 산화막부분을 포함한 것을 특징으로 한다.
이 박막장치는 상기한 바와 마찬가지 작용효과를 발휘한다.
바람직하기는, 상기 박막장치가 박막 트랜지스터를 포함한 기판이다. 이 경우에 상기 박막 트랜지스터를 포함한 기판이 액정표시장치의 기판이며, 상기 버스라인은 게이트 버스라인이며, 상기 접속부분은 상기 박막 트랜지스터의 게이트전극이며, 또한 상기 버스라인 및 상기 접속부분을 덮는 절연층과, 상기 절연층상에 있어서 상기 게이트 버스라인과 교차하여 배치된 복수 개의 드레인 버스라인과, 복수의 화소전극을 더 포함한다. 또한 상기 게이트 버스라인 및 상기 접속부분과 같은 재료로 상기 기판상에 배치된 축적용량전극을 포함할 수가 있다. 또는 상기 박막장치가 MIM 다이오드이어도 된다.
바람직하기는, 상기 양극산화 가능한 금속은 Al, Ta, Al-Si, Al-Ta, Al-Zr, Al-Nd, Al-Pd, Al-W, Al-Ti, Al-Ti-B, Al-Sc, Al-Y, Al-Pt, Al-Pa의 그룹으로부터 선택된 적어도 1개로 된다.
바람직하기는, 상기 버스라인의 측면 및 상기 접속부분의 측면이 상기 기판에 대해 평균 20도∼60도 범위 내의 각도로 경사하는 것이 좋다. 더욱 바람직하기는, 상기 버스라인의 측면 및 상기 접속부분의 측면이 상기 기판에 대해 평균 30도∼50도 범위 내의 각도로 경사하는 것이 좋다.
바람직하기는, 상기 버스라인의 측면 및 상기 접속부분의 측면이 불룩하게 되어 있으면 좋다. 또 상기 버스라인 및 상기 접속부분의 상면과 측면 사이의 각도가 둔각을 이루도록 되어 있으면 좋다.
또 상기 복수의 버스라인 중의 적어도 2개의 외방 산화막이 서로 접촉하고, 상기 접촉하는 외방 산화막은 상기 그것들이 덮고 있는 내방 도체부분을 전기적으로 분리하면 좋다.
상기 버스라인 및 상기 접속부분과는 다른 도체부분이 상기 버스라인 및 상기 접속부분과 근접하여 배치되고, 상기 다른 도체부분은 내방 도체부분과 상기 내방 도체부분을 덮는 절연성의 외방 산화막을 포함하며, 상기 다른 도체부분의 외방 산화막과 상기 버스라인 및 상기 접속부분의 적어도 1개의 외방 산화막이 서로 접촉하고, 상기 접촉하는 외방 산화막은 그것들이 덮고 있는 내방 도체부분을 전기적으로 분리하면 좋다.
또한 본 발명의 또 하나의 특징에 의하면, 본 발명에 의한 박막장치의 제조방법은, 기판상에 양극산화 가능한 금속으로 된 도체층을 형성하는 공정과, 상기 도체층을 소정의 형상으로 에칭하는 공정과, 상기 도체층에 제1 산화막을 소정의 두께만큼 형성한 후에, 상기 도체층에 제2 산화막을 양극산화에 의해 형성하는 공정과, 상기 기판을 세정하는 공정을 포함하며, 상기 제1 산화막은 상기 세정에 의해 제거되고, 상기 제2 산화막은 상기 세정에 의해 제거되지 않고 상기 도체층을 덮도록 상기 도체층에 남기는 것을 특징으로 한다.
이 제조방법에 의하면, 양극산화 가능한 금속으로 된 도체층은 게이트전극 및 게이트 버스라인을 형성하는 것이다. 이 도체층에는 제1 산화막 및 제2 산화막이 적층하여 형성된다. 제2 산화막은 이 도체층을 형성하는 금속의 양극 산화막이며, 제1 산화막의 아래에 형성된다. 제1 산화막은 제2 산화막의 표면에 위치하게 된다. 제1 산화막은 양극산화의 영향을 받은 결정성의 산화막이며, 기판을 세정하면 용이하게 제거된다. 제2 산화막은 세정에 의해 제거되지 않고 도체층을 덮도록 도체층에 남는다. 이와 같이 제1 산화막은 세정에 의해 제거되므로, 도체층의 표면에 파티클 등이 부착하고 있으면 그 파티클 등은 제1 산화막과 더불어 제거된다. 따라서 버스라인 표면의 힐록의 발생을 방지하여, 버스라인의 상부에 설치된 디바이스의 파괴를 방지할 수 있다. 제2 산화막은 제거되지 않고 남으므로, 예를 들어 최초의 발명의 양극 산화막과 같이 버스라인의 폭을 좁게 하고 또한 버스라인의 두께를 크게 하는 구성을 얻는 데 유효하다.
이 경우에도 양극산화 가능한 금속은 Al, Ta, Al-Si, Al-Ta, Al-Zr, Al-Nd, Al-Pd, Al-W, Al-Ti, Al-Ti-B, Al-Sc, Al-Y, Al-Pt, Al-Pa 중의 적어도 1개를 함유한다.
바람직하기는, 제1 산화막은 양극산화 가능한 금속의 표면에 형성된 자연산화막 및 수화막 중의 한쪽으로 된다. 바람직하기는, 제1 산화막의 두께가 50nm∼100nm인 것이다. 바람직하기는, 세정공정은 200KHz 이상의 초음파를 사용하여 실시된다.
바람직하기는, 이 박막장치가 박막 트랜지스터를 함유한 기판인 것이다. 이 경우에 제2 산화막을 형성한 후에, 상기 기판상에 절연막을 형성하는 공정과, 상기 기판에 반도체층을 형성하는 공정을 더 포함하며, 상기 도체층을 에칭하는 공정은 게이트전극 및 게이트배선을 형성한다. 또는 도체층을 형성하기 전에 상기 기판에 반도체층을 형성하는 공정과, 상기 기판상에 절연막을 형성하는 공정을 더 포함하며, 상기 도체층을 에칭하는 공정은 게이트전극 및 게이트배선을 형성한다.
바람직하기는, 상기 도체층을 에칭하는 공정은 상기 기판에 평행한 상면과 경사하는 측면을 가진 게이트전극을 형성한다.
또한 본 발명의 또 하나의 특징에 의하면, 본 발명에 의한 박막장치의 제조방법은, 기판상에 반도체층을 소정의 형상으로 형성하는 공정과, 상기 기판상에 상기 반도체층을 덮도록 절연막을 형성하는 공정과, 상기 기판상에 상기 반도체층의 일부를 덮고 또한 상기 기판에 평행한 상면과 경사하는 측면을 가진 게이트전극을 형성하는 형상으로 양극산화 가능한 금속으로 된 도체층을 형성하는 공정과, 상기 게이트전극을 양극산화하는 공정과, 양극 산화막을 포함한 상기 게이트전극을 마스크로 하여 상기 절연막을 소정의 형상으로 형성하는 공정과, 상기 양극 산화막을 포함한 상기 게이트전극 및 상기 절연막을 마스크로 하여 상기 반도체층에 불순물을 주입하여, 상기 반도체층에 오프세트를 형성하는 공정을 포함한 것을 특징으로 한다
이 특징에 의해, LDD구조로 형성된 오프세트를 포함한 다결정 Si 박막 트랜지스터를 갖는 기판을 제조할 수가 있다.
또한 본 발명은, 기판과, 상기 기판상에 소정의 형상으로 형성된 반도체층과, 상기 반도체층의 일부를 덮는 절연막과, 상기 절연막상에 형성된 게이트전극과, 상기 절연막상에 상기 게이트전극을 덮도록 형성된 상기 게이트전극의 양극 산화막을 갖추며, 상기 양극 산화막은 상기 절연막을 평면적으로 본 형상과 같은 평면적으로 본 형상을 가지며 또한 상기 게이트전극의 주위에서 환상으로 상기 절연막에 접촉하는 환상부분을 가지며, 상기 반도체층의 상기 절연막보다 외측에 위치하는 부분이 소스전극 및 드레인전극이며, 상기 반도체층의 상기 절연막보다 내측에 상기 양극 산화막의 상기 환상부분으로 덮힌 부분이 오프세트를 형성하는 것을 특징으로 하는 박막장치를 제공하는 것이다.
또 본 발명은, 상기한 박막장치로 된 박막 트랜지스터가 형성된 제1 기판과, 제1 기판과 대향하여 배치되는 제2 기판과, 제1 기판과 제2 기판 사이에 낀 애정층을 갖춘 것을 특징으로 하는 액정표시장치를 제공하는 것이다.
[실시예]
도 1∼도 6은 본 발명에 의한 박막장치의 제조방법을 설명하는 도면이다.
도 1에서, 유리기판(10)상에 양극산화 가능한 도체층(12)을 형성한다. 양극산화 가능한 도체층(12)은 알루미늄 또는 알루미늄 합금으로 된 것이 바람직하며, 실시예에서는 유리기판(10)상에 Al-Sc 400nm를 서퍼터링으로 성막하였다. 양극산화 가능한 금속으로는 Al, Ta, Al-Si, Al-Ta, Al-Zr, Al-Nd, Al-Pd, Al-W, Al-Ti, Al-Ti-B, Al-Sc, Al-Y, Al-Pt, Al-Pa을 사용할 수가 있다.
도 2에서는, 도체층(12)상에 포토레지스트로 된 마스크(14)를 형성한다. 이 경우에 포토레지스트로는 시브레이 파 이스트사의 LC-200을 1.5μm 도포하고, 110℃에서 100초간 프리 베이크(pre-bake)하였다. 프리 베이크 후에 2000mJ로 소정의 패턴으로 노광하고 현상하여 소정 패턴의 마스크(14)를 얻었다. 그 후에 80℃에서 90초간 포스트 베이크(post-bake)하였다(포스트 베이크는 안하여도 된다).
다음에 도 3에 나타낸 바와 같이 도체층(12)을 에칭한다. 단 실시예에서는 마스크(14)를 형성한 후 에칭하기 전에, 마스크(14)를 형성한 기판(10)을 회화하였다. 회화는 RIE에 의해 압력 30Pa, RF 파워 500W, O2유량 400SCCM으로 30초간 실시한다. 회화는 마스크(14)의 표면을 회화함으로써 에칭액에 대한 습윤성을 높이고, 에칭 중에 반응가스가 작은 간격으로 인접하는 버스라인간에 부착하여 에칭 불량을 발생하는 것을 방지한다.
도 3에서는, 에칭액으로서 H3PO4, HNO3, CH3, COOH, H2O를 함유한 에칭액을 사용하여 에칭한다. 바람직하기는 HNO3가 5WT%를 함유한 것이다. 이 체칭액을 사용하여 도체층(12)을 에칭할 때의 적정 에칭시간은 약 65초이며, 이에 대해 실시예에서는 침지 요동식으로 100초간 에칭하였다. 오버에칭은 약 55% 실시한 것이 된다.
에칭 중에 N2나 H2가스 등의 반응가스(16)가 발생한다. 반응가스(16)의 일부는 기포가 되어 에칭액 내를 상승하나, 일부는 기포가 되어 마스크(14)의 하부에 고인다. 마스크(14)의 하부에 고인 반응가스(16)는 마스크(14)의 외측부분을 도체층(12)으로부터 밀어올린다. 이 때문에 마스크(14)의 외측부분과 도체층(12) 사이의 갭이 열리어, 에칭액이 마스크(14)의 아래에서 도체층(12)의 표면(12a)을 돌기 쉬워져서, 도체층(12)의 측면(12b)은 기판(10)에 대해 소정의 각도로 경사하게 된다. 더구나 도체층(12)의 측면(12b)은 외부에 불룩한 형상으로 된다. 그리고 버스라인(18)의 상면(18a)과 측면(18b)(도 4 참조) 사이의 각도가 둔각을 이루도록 되어, 도체층(12)의 표면(12a)과 측면(12b) 사이의 경계부는 매끈하게 된다.
다음에 마스크(14)를 제거하면 도 4 및 도 5에 나타낸 바와 같이, 기판(10)에 평행한 상면(18a)과 경사하는 측면(18b)(경사각도 α)을 갖는 버스라인(18) 및 버스라인(18)에 전기적으로 접속되고 또한 기판(10)에 평행한 상면(20a)과 경사하는 측면(20b)을 가진 접속부분(20)이 형성되어 있다. 도 3 및 도 4에는 도체층(12) 중의 버스라인(18)의 부분만이 나타나 있다.
이와 같이 마스크(14)의 외측부분이 반응가스(16)에 의해 도체층(12)으로부터 밀어올려지도록 하기 위해서는, 마스크(14)의 강성이 비교적 낮은 것이 요망된다. 본 발명에서는 마스크(14)의 베이킹온도가 높을수록 마스크(14)의 강성이 높아지고, 베이킹온도가 낮을수록 마스크(14)의 강성이 낮아지는 것을 이용하여, 마스크(14)의 외측부분이 반응가스(16)에 의해 도체층(12)으로부터 밀어올려지게 되는 최적의 베이킹온도를 설정하고 있다. 이를 위한 베이킹온도는 115℃ 이하인 것이 바람직하다.
도 7은 일반적인 등방성 에칭을 하는 비교예를 나타내고 있다. 마스크(14)의 베이킹온도는 통상 120℃∼140℃의 범위이며, 마스크(14)의 강성이 비교적 높게 되므로, 마스크(14)의 외측부분은 반응가스에 의해 도체층(12)으로부터 밀어올려지게는 되지 않는다. 그리고 도체층(12)은 오버에칭되어 있으나, 도체층(12)의 상면(12a)에 인접한 측면(12b)의 부분은 실질적으로 경사하지 않는다. 측면(12b)은 외부로 오목형상이 되며, 그리고 오버에칭이 커지면 파선(12b)으로 나타낸 바와 같이, 상면(12a)과 측면(12b) 사이의 벽은 에지형상이 된다.
그리고 도 4 및 도 5에 나타낸 공정 후에 도 6에 나타낸 바와 같이, 버스라인(18) 및 접속부분(20)을 양극산화한다. 버스라인(18) 및 접속부분(20)의 외방부분만이 양극산화되므로, 버스라인(18) 및 접속부분(20)의 각각은 내방 도체부분(22)과 내방 도체부분(22)을 덮는 절연성의 외방 산화막(24)을 포함하게 된다. 외방 산화막(24)은 주로 알루미나로 되고, 투명한 절연층이 된다. 양극산화액으로는 에틸렌 글리콜과 주석산 암모늄의 수용액을 사용할 수가 있다.
도 8은 여러 가지 에칭시간으로 에칭한 경우의 버스라인(18)의 측면형상(t1∼t7)을 나타내고 있다. 측면형상(t1∼t7)은 에칭시간에 대응하며, 첨자가 작은 것일수록 시간이 짧다. 버스라인(18)의 측면형상(t2∼t4)은 외부로 불룩하게 되어 있으며, 도 3 및 도 4에 나타낸 바람직한 형상과 마찬가지이다. 버스라인(18)의 측면형상(t1)은 에칭시간이 짧기 때문에 기판상에 에칭 잔존물이 남아 있어서, 기판(10)을 따라 옷자락을 끄는 듯한 형상으로 되어 있다. 에칭 잔존물이 많은 측면형상은 사용할 때에 다른 도체와 단락할 가능성이 있으므로 바람직하지 않는다. 에칭시간이 너무 길어지면, 버스라인(18)의 측면형상(t6∼t7)은 점점 올라간다.
따라서 버스라인(18)의 측면형상(t2∼t4)에 상당하는 에칭시간이 선택되는 것은 당연하며, 그에 따라 버스라인(18)의 측면(18b) 및 접속부분(20)의 측면(20b)이 기판(10)에 대해 평균 30도∼50도 범위 내의 소망하는 각도로 경사지게 할 수가 있다. 다소 조건이 나쁜 경우라도 버스라인(18)의 측면(18b) 및 접속부분(20)의 측면(20b)이 기판(10)에 대해 평균 20도∼60도 범위 내의 각도로 경사진다. 그리고 도 3∼도 5, 및 도 8에서는 1개의 버스라인(18)만이 나타나 있으나, 기판(10)상에는 복수의 버스라인(18) 및 접속부분(20)이 형성되는 것이며, 또한 평균치라 하면 복수의 버스라인(18) 측면의 경사각도의 평균치를 말하는 것이다.
그러나 버스라인(18)의 측면(18b) 및 접속부분(20)의 측면(20b)의 경사각도가 평균 30도∼50도의 범위 내로 들어가도록 선택된 에칭시간으로 에칭된 경우라도, 에칭 또는 막 두께의 산포 때문에 일부의 버스라인(18)의 측면(18b) 및 접속부분(20)의 측면(20b)의 경사각도가 버스라인(18)의 측면형상(t1)에 가까운 형상으로 되는 수가 있다. 이 경우에 버스라인(18)의 측면형상(t1)은 기판(10)을 따라 옷자락을 끄는 듯한 형상으로 되어 있으며, 그대로는 사용할 때에 다른 도체와 단락할 가능성이 있다.
따라서 도 6에 나타낸 바와 같이, 양극산화함으로써 버스라인(18)의 측면(18b) 및 접속부분(20)의 측면(20b)이 옷자락을 끄는 듯한 형상으로 에칭된 경우라도, 옷자락부분이 절연성의 양극 산화막(24)이 되므로, 사용할 때에 다른 도체와 단락하는 일이 없어진다.
도 9 및 도 10은 이와 같은 경우를 나타내고 있다. 도 9에서는, 버스라인(18)의 측면(18b)은 에칭시에 기판(10)을 따라 옷자락을 끄는 듯한 형상이 되어 있으며, 기판(10)에 가까운 하방 에지부분(18c)이 있다. 도 10에서는, 이 버스라인(18)이 양극산화되어 버스라인(18)은 내방 도체부분(22)과 내방 도체부분(22)을 덮는 절연성의 외방 산화막(24)을 포함하게 된다. 내방 도체부분(22)의 기판(10) 표면을 따른 치수는 작아져 있다. 따라서 버스라인(18)의 측면(18b) 및 접속부분(20)의 측면(20b)이 옷자락을 끄는 듯한 형상으로 에칭된 경우라도, 사용시에 다른 도체와 단락하는 일이 없다.
또한 도 11에 나타낸 바와 같이, 에칭시에 버스라인(18)(또는 버스라인(18) 단부의 단자 취출부)의 측면(18b)이 기판(10)을 따라 옷자락을 끄는 듯한 형상이, 2개의 인접한 버스라인(18)(또는 버스라인(18) 단부의 단자 취출부) 사이에 생기면, 2개의 인접한 버스라인(18)이 서로 접속되어버리게 된다. 이와 같은 일은 버스라인(18)에 접속된 다른 접속부분에도 생긴다.
도 12에 나타낸 바와 같이, 이와 같은 경우에도 양극산화를 하면, 2개의 인접한 버스라인(18)의 외방 산화막(24)이 서로 접촉하고, 상기 접촉한 외방 산화막(24)은 그것 들이 덮고 있는 내방 도체부분(22)을 전기적으로 분리한다. 따라서 2개의 인접한 버스라인(18)은 에칭시에는 서로 접촉하고 있었으나, 양극산화에 의해 전기적으로 분리된다. 즉 자동적으로 리페어(repair)를 실시할 수가 있다.
이와 같은 일은 2개의 인접한 버스라인(18)뿐만 아니라, 버스라인(18) 및 접속부분(20)의 적어도 한쪽과 버스라인(18) 또는 접속부분(20)과 근접해서 배치된(같은 도체층으로 작성된) 다른 접속부분에 대해서도 적용되는 것이 명백해질 것이다. 즉 버스라인(18) 및 접속부분(20)과는 다른 도체부분이 상기 버스라인(18) 및 접속부분(20)과 근접해서 배치되고, 상기 다른 도체부분은 내방 도체부분(22)과 내방 도체부분(22)을 덮는 절연성의 외방 산화막부분(24)을 포함하며, 상기 다른 도체부분의 외방 산화막(24)과 버스라인(18) 및 접속부분(20)의 적어도 1개의 외방 산화막(24)이 서로 접촉하고, 상시 접촉하는 외방 산화막(24)은 그것들이 덮고 있는 내방 도체부분을 전기적으로 분리한다.
도 13∼도 19는 본 발명을 액정패널의 박막 트랜지스터를 포함한 기판에 적용한 예를 나타낸 도면이다.
도 13 및 도 14에서, 액정패널(100)은 한쌍의 대향하는 유리기판(30, 32) 사이에 액정(34)을 끼워서 된다. 액정패널(100)의 양측에는 편광자(102)와 검광자(104)가 배치된다. 한쪽 기판(32)에는 유리필터(36), 투명한 공통전극(38) 및 배향막(40)이 형성된다. 다른 쪽 기판(30)에는 복수의 미소한 화소전극(42) 및 배향막(44)이 형성되어 있다. 이 기판(30)은 화소전극(42)과 더불어 게이트 버스라인(46), 드레인 버스라인(48) 및 박막 트랜지스터(50)를 포함한다.
게이트 버스라인(46)은 기판(30)의 주변부에서 예를 들어 도선(52)에 의해 모두 접속되어 있으며, 양극산화를 할 때에 모든 게이트 버스라인(46)을 동시에 양극산화용 전원에 접속할 수가 있다. 기판(30)의 박막처리 종료 후에 기판(30)의 주변부는 예를 들어 54로 나타낸 위치에서 절단되어, 게이트 버스라인(46)은 개별화된다. 또한 기판(30)의 주변부에는 게이트 버스라인(46) 및 드레인 버스라인(48)을 구동회로에 접속하는 단자 취출부(예를 들어 46a)가 형성된다. 게이트 버스라인(46) 및 드레인 버스라인(48)은 박막처리시에 절연층으로 덮혀 있으므로, 구동회로에 접속되기 위해서는 절연층을 제거하여 단자 취출부를 노출시킬 필요가 있다. 또한 게이트 버스라인(46)의 경우에는, 양극 산화막(24)의 일부를 제거하여야 한다.
도 15는 기판(30)의 하나의 박막 트랜지스터(50) 부분을 나타낸 평면도이다. 게이트 버스라인(46)은 도 1∼도 6의 버스라인(18)에 상당하고, 박막 트랜지스터(50)의 게이트전극(56)은 도 1∼도 6의 접속부분(20)에 상당한다. 또 게이트단자 취출부(46a)가 게이트 버스라인(46)보다도 폭 넓게 형성되어 있는 경우에는, 게이트단자 취출부도 도 1∼도 6의 접속부분(20)에 상당한다. 축적용량전극(58)은 게이트 버스라인(46)과 동일한 도체층으로 만들어진다. 단 이 축적용량전극(58)은 게이트 버스라인(46)과는 전기적으로 접속되어 있지 않다.
이에 대해, 도 16의 축적용량전극(58)은 게이트 버스라인(46)과 전기적으로 접속되어 있다. 도 16은 2개의 박막 트랜지스터(50)를 직렬로 배치한 예를 나타낸 도면이며, 기타는 도 15와 유사하다.
도 15에서, 박막 트랜지스터(50)는 드레인전극(60) 및 소스전극(62)을 더 포함하며, 드레인전극(60)은 드레인 버스라인(48)에 접속되고, 소스전극(62)은 접촉구멍(63)을 통해서 화소전극(42)에 접속된다. 드레인전극(60) 및 소스전극(62)은 드레인 버스라인(48)과 동시에 형성된다. 그리고 채널 보호막(64) 및 반도체막이 있다.
도 15에서는, 예를 들어 A로 나타낸 위치에서 게이트전극(56)과 축적용량전극(58)이 서로 근접해 있다. 이와 같은 위치에서는, 게이트전극(56)과 축적용량전극(58)은 에칭시에 도 11에 나타낸 바와 같이 서로 접촉할 가능성이 있다. 또 예를 들어 B로 나타낸 위치에서, 게이트전극(56)이 에칭시에 도 9에 나타낸 바와 같이 옷자락을 끄는 듯한 형상이 되어 면적이 넓어지면, 그 위에 소스전극(62)이 있으므로 게이트전극(56)과 소스전극(62) 사이에 형성되는 기생용량이 증가한다. 도 16에서 C로 나타낸 위치에서, 게이트전극(56)과 게이트전극(56)이 서로 근접해 있어서, 게이트전극(56)과 게이트전극(56)이 에칭시에 도 11에 나타낸 바와 같이 접촉할 가능성이 있다.
도 17은 박막 트랜지스터(50)를 포함한 기판(30)의 제조를 나타낸 도면이다. 도 17a에서는, 유리기판(30)상에 게이트 버스라인(46), 게이트전극(56), 도선(52) 및 축적용량전극(58)을 에칭에 의해 형성한다. 도 17b에서는, 게이트 버스라인(46), 게이트전극(56), 도선(52) 및 축적용량전극(58)에 양극산화를 한다. 축적용량전극(58)이 게이트 버스라인(46)과 전기적으로 접속되어 있지 않은 경우에는, 축적용량전극(58)은 양극산화되지 않는다. 게이트전극(56)은 내방 도체부분(22)과 투명하고 절연성인 외방 산화막(24)을 포함한다.
도 17c에서는, 절연층(70), 반도체막(72) 및 채널 보호막(64)으로 된 층을 형성한다. 반도체막(72)은 반도체막이 비정질 Si 및 다결정 Si 중의 어느 것인가 이다. 그리고 기판(30)측으로부터 배면 노광하여 채널 보호막(64)이 되는 층을 에칭함으로써, 게이트전극(56)의 내방 도체부분(22)에 대응하는 형상의 채널 보호막(64)이 형성된다.
다음에 드레인 버스라인(48), 드레인전극(60) 및 소스전극(62)으로 된 도체층이 n + a - Si막/금속막으로 성막되고, 에칭에 의해 드레인 버스라인(48), 드레인전극(60) 및 소스전극(62)이 형성된다. 이 금속막은 Ti/Al/Ti이다. 이 때, 반도체막(72)도 동시에 에칭된다. 그 다음에 최종 보호막으로서 절연층(74)을 성막하고, 절연층(74)에 접촉구멍(63)을 뚫고, ITO층을 성막하여 화소전극(42)으로 한다.
도 18에 나타낸 바와 같이, 기판(30)의 주변부에서 게이트 버스라인(46)을 구동회로에 접속하기 위한 게이트단자 취출부(46a) 및 드레인 버스라인(48)을 구동회로에 접속하기 위한 드레인단자 취출부를 노출시키기 위해, 에칭에 의해 절연층(74)에 접촉구멍(76)을 뚫는다. 게이트 버스라인(46)은 내방 도체부분(22)과 절연성의 외방 산화막(24)을 포함한다. 그리고 도 19에 나타낸 바와 같이, 게이트 버스라인(46)에 대해서는 절연성의 외방 산화막(24)에 구멍을 뚫어 내방 도체부분(22)을 노출하기 위한 이온 밀링을 실시하면 된다.
이온 밀링시에는, 이온원에 의해 이온화된 아르곤 이온을 절연성의 외방 산화막(24)에 대해 방출시킨다. 만일 이온 밀링을 하지 않을 것 같으면, 게이트 버스라인(46)의 게이트단자 취출부에 마스크를 하여 양극산화를 하게 되지만, 이온 밀링에 의하면 그와 같은 마스크를 형성, 제거공정을 생략할 수 있다. 또 절연성의 외방 산화막(24)은 소지의 내방 도체부분(22)과의 선택성을 갖는 크롬산 등의 에칭액을 에칭에 사용할 수 있으나, 크롬산은 폐액처리를 하기가 어렵다.
그리고 박막 트랜지스터를 포함한 기판의 제조방법은 상기 설명한 것에 한정되는 것은 아니다. 예를 들어 절연기판상을 비정질 Si로 피복하는 공정과, 상기 비정질 Si를 결정화하는 공정과, 상기 절연기판상에 절연막, 게이트 버스라인, 게이트전극을 형성하는 공정과, 상기 게이트 버스라인 및 게이트전극을 양극산화하는 공정과, 상기 절연기판상을 절연막으로 피복하여 접촉구멍을 형성하는 공정과, 상기 절연기판상에 드레인전극 및 드레인 버스라인을 형성하는 공정과, 상기 절연기판상을 절연막으로 피복하여 소정의 접촉구멍을 형성하는 공정과, 상기 기판상에 투명 도전막으로 된 화소전극을 형성하는 공정을 가질 수도 있다.
도 20은 MIM(Metal Insulation Metal) 다이오드(110)를 나타낸 도면이다. MIM 다이오드(110)는 절연성의 기판(112)상에 금속층(114), 절연층(116) 및 금속층(118)을 갖춘 구성이다. 또한 절연성의 기판(112)상에 버스라인(120) 및 절연층(122)이 있다. 금속층(114)과 절연층(116), 및 버스라인(120)과 절연층(122)은, 예를 들어 도 1의 도체층(12)과 같이 양극산화 가능한 금속으로 형성되고, 도 2∼도 5에 나타낸 것과 마찬가지로 에칭되며, 도 6에 나타낸 바와 같이 양극 산화하에 형성되는 것이다. 또한 절연층(116) 및 절연층(122)상에 다른 절연층을 형성하여도 좋다.
그리고 상기 실시예에서는 침지식 에칭을 사용하였으나, 게이트가공에 RIE에 의한 드라이 에칭을 사용할 경우도 유효하며, 이 경우에는 드라이 에칭시간이 단축된다. 또 다른 예로서 소지와의 선택성이 필요해지는 경우의 게이트 에칭 등에서, 적정 에칭 이하의 에칭시간으로 가공되는 것에도 유효하다.
또한 게이트 버스라인과 전기적으로 접속되어 있지 않은 경미한 에칭 잔존물을 제거하고자 할 경우에는, 게이트 버스라인의 에칭 후에 0.2% 정도의 희 HF 수용액으로 30sec 정도 세정하거나 현상액에 침지함으로써, 게이트 버스라인 측면의 경사각을 손상함이 없이 그러한 잔존물을 게거할 수 있다. 이와 같이 게이트 버스라인과 독립된 부분의 결함은, 포토프로세스의 기술향상과 테이퍼 에칭에 의한 가로방향으로의 깊은 에칭 진행에 의해 현재에는 거의 발견되지 않는다.
도 21 및 도 22는 본 발명의 제2 실시예에 의한 박막장치의 제조방법을 나타낸 도면이다. 도 1∼도 20의 예와 마찬가지로, 제2 실시예도 액정표시장치의 박막 트랜지스터를 포함한 기판을 제조한다.
도 22a는 유리기판(10)상에 도체층(12)을 형성하고, 이 도체층(12)을 소정의 형상으로 에칭한 것을 나타내고 있다. 도체층(12)의 형성은 도 1∼도 3에 나타낸 바와 같이 이루어지며, 에칭 결과 도 5에 나타낸 바와 같이 도체층(12)으로부터 게이트 버스라인(18) 및 접속부분인 게이트전극(20)이 형성된다. 도 22a는 이렇게 형성된 게이트전극(20)의 부분을 나타내고 있다. 게이트전극(20)은 기판(10)에 평행한 상면(20a)과 경사하는 측면(20b)을 갖는다.
액정표시장치에서 버스라인의 저항을 저감하기 위해서는, 배선재료로서 예를 들면 알루미늄 또는 알루미늄을 주성분으로 한 금속재료가 바람직하다. Ta 및 W 등도 사용할 수 있다. 그리고 본 발명에서는 게이트 버스라인(18) 및 게이트전극(20)을 형성하기 위한 금속재료로서 양극산화 가능한 금속이 선택된다. 예를 들어 양극산화 가능한 금속은 Al, Ta, Al-Si, Al-Ta, Al-Zr, Al-Nd, Al-Pd, Al-W, Al-Ti, Al-Ti-B, Al-Sc, Al-Y, Al-Pt, Al-Pa 중의 적어도 1개를 함유한다.
도 22b는 도체층(12)에 제1 산화막(80)을 소정 두께만큼 형성한 것을 나타내고 있다. 제1 산화막(80)은 자연방치에 의해 형성되고, 도체층(12)이 알루미늄인 경우에는 제1 산화막(80)은 알루미나막이 된다. 제1 산화막(80)은 도체층(12)(20)을 에칭공정의 종료로부터 양극산화공정을 실시하기까지의 사이에 도체층(12)(20)을 클린 룸 내에서 소정 시간 방치함으로써 형성된다. 바람직하기는 방치시간은 24시간∼120시간이며, 이에 따라 제1 산화막(80)의 두께가 50nm∼100nm의 범위가 된다. 또 제1 산화막(80)은 도체층(12)(20)을 습기가 많은 장소 또는 수중에 방치해 두면 수화막이 된다.
도 22c는 도체층(12)에 제1 산화막(80)을 소정의 두께만큼 형성한 후에, 도체층(12)에 제2 산화막(82)을 양극산화에 의해 형성한 것을 나타내고 있다. 도 21a도 도체층(12)에 제2 산화막(82)을 형성한 것을 나타내고 있다. 제2 산화막(82)은 이 도체층(12)을 형성하는 금속의 양극 산화막이며, 도체층(12)이 알루미늄인 경우에는 제1 산화막(80)도 역시 알루미나막이 된다. 그러나 자연방치에 의해 얻어진 제1 산화막(80)은 부서지기 쉬운 결정성 알루미나막이 되나, 양극 산화에 의해 얻어진 제2 산화막(82)은 비정성 알루미나막으로 된다. 제2 산화막(82)은 제1 산화막(80) 아래에 형성되므로, 제1 산화막(80)은 제2 산화막(82)의 표면에 위치하고, 제2 산화막(82)은 산화되지 않았던 도체층(12)의 부분을 덮고 있다.
도 22d 및 도 21b는 기판(10)을 세정하는 공정을 나타낸다. 세정공정은 200KHz 이상의 초음파를 사용하여 실시하는 것이 바람직하다. 제1 산화막(80)은 부서지기 쉬운 결정성의 산화막이며, 메가소닉 등의 초음파 세정공정에서 간단히 제거된다. 제2 산화막(82)은 세정에 의해 제거되지 않고 도체층(12)을 덮도록 도체층(12)에 남는다.
이와 같이 제1 산화막(80)은 제거되므로, 도체층(12)의 당초의 표면에 파티클(84) 등이 부착해 있으면 그 파티클(84) 등은 제1 산화막(80)과 더불어 제거되고, 도체층(12)상에 달라붙은 레지스트 잔존물 등의 유기입자도 제1 산화막(80)과 더불어 간단히 제거된다. 따라서 도체층(12)(게이트 버스라인(18) 및 게이트전극(20))의 표면은 매끈하게 되어, 게이트 버스라인(18)의 힐록 발생을 방지하고, 버스라인의 상부에 설치된 디바이스의 파괴를 방지할 수 있다.
또한 제2 산화막(82)의 절연성은 높지만, 제2 산화막(82)의 표면에 파티클이 존재하면 역시 그 상부에 형성되는 디바이스를 구조적으로 파괴한다. 따라서 약극 산화막상에 파티클을 부착시키지 않는 프로세스가 필요하다. 제1 산화막(80)을 상기한 두께의 범위만큼 형성해 두면, 도체층(12)의 당초 표면에 파티클(84)이 부착하여 있어도, 제1 산화막(80)과 더불어 확실히 제거할 수 있다. 또 제1 산화막(80)의 두께가 너무 두껴워지면, 최종적인 도체층(12)의 두께 설계에 지장을 초래하게 된다. 이렇게 하여 제2 산화막(82)은 깨끗한 상태로 남으므로, 예를 들어 최초에 설명한 실시예의 양극 산화막(외방 산화막)(24)과 같이 게이트 버스라인(18)의 폭을 좁게 하고, 게이트 버스라인(18)의 두께를 크게 하는 구성을 얻는 데 유효하다.
박막 트랜지스터를 포함한 기판을 완성하기 위해서는, 도 22e 및 도 22f의 공정이 필요하다(도 17의 공정과 유사하다). 도 22e에서는, 제2 산화막(82)을 포함한 도체층(12)상에 절연층(70), 비정질성 반도체층(72) 및 채널 보호막(64)을 형성한다. 그 다음에 드레인전극(60) 및 드레인 버스라인 및 소스전극(62)이 형성된다. 드레인/소스 도체층은 n + a - Si 층과 Ti/Al/Ti 층의 2중구조이다. 드레인/소스 도체층 및 반도체층(72)이 소정의 형상으로 동시에 패터닝된다.
도 22f에서는, 절연층(74)을 형성하고, 절연층(74)에 구멍을 뚫어서 ITO의 화소전극(42)을 형성한다.
또 이 실시예의 특징은 다음에 설명하는 다결정 Si 박막 트랜지스터(p-SiTFT)를 제조하는 데 사용될 수도 있다. 이 경우에는 도체층(12)을 형성하기 전에, 기판(10)에 반도체층(86)(도 23 참조)을 형성하는 공정과, 기판(10)상에 절연막(88)을 형성하는 공정을 포함한다.
도 23∼도 27은 본 발명의 제3 실시예의 박막장치를 나타낸 도면이다.
도 23에 나타낸 바와 같이, 이 실시예의 박막장치는 유리기판(10)과 기판(10)상에 소정의 형상으로 형성된 다결정 Si의 반도체층(86)과, 반도체층(86)의 일부를 덮는 절연막(88)과, 절연막(88)상에 형성된 게이트전극(90)과, 절연막(88)상에 게이트전극(90)을 덮도록 형성된 게이트전극(90)의 양극 산화막(92)을 갖추며, 이 양극 산화막(92)은 절연막(88)을 평면적으로 본 형상과 같은 평면적으로 본 형상을 가지며 또한 게이트전극(90)의 주위에 환상으로 절연막(88)에 접촉하는 환상부분(92a)을 가지며, 반도체층(86)의 절연막(88)보다 외측에 위치하는 부분이 소스전극(94) 및 드레인전극(96)이며, 반도체층(86)의 절연막(88)보다 내측에서 양극 산화막(92)의 환상부분(92a)으로 덮힌 부분이 오프세트(98)를 형성한다. 반도체층(86)의 오프세트(97)의 내측부분은 채널(99)이 된다. 또 실시예에서는, 반도체층(86)은 유리기판(10)상에 형성된 절연막(85)상에 형성되어 있다.
도 27은 본 발명의 제3 실시예에 의한 박막장치의 제조방법을 나타낸 도면이다.
도 27a에 나타낸 바와 같이, 기판(10)(아래의 절연층(85)의)상에 반도체층(86)을 소정의 형상으로 형성한다. 이어서 기판(10)상에 반도체층(86)을 덮도록 절연막(88)을 형성한다. 다음에 도 27b에 나타낸 바와 같이, 기판(10)상에 절연막(88)을 덮도록 양극산화 가능한 금속으로 된 도체층(게이트전극(90) 및 게이트 버스라인이 되는 도체층)을 성막한다. 게이트 버스라인을 형성하기에 적합하고, 양극산화 가능한 금속은 상기하였다.
도 27c 및 도 24에 나타낸 바와 같이, 도체층이 반도체층(86)의 일부를 덮고 또한 기판(10)에 평행한 상면(90a)과 경사하는 측면(90b)을 갖는 게이트전극(90) ( 및 버스라인)을 형성하는 형상으로 도체층을 패터닝한다. 게이트전극(90)을 형성하기 위한 패터닝은 이온 밀링 또는 드라이 에칭 중의 어느 것인가로 실시하는 것이 바람직하다.
게이트전극(90)의 형성시에 도체층에 마스크 레지스트(106)를 형성하고, 마스크 레지스트(106)를 130℃∼200℃ 범위에서 포스트 베이크한다. 그 다음에 마스크 레지스트(106)를 사용하여 이온 밀링 또는 드라이 에칭을 실시한다. 게이트전극(90) (및 버스라인)의 패터닝이 끝나면, 마스크 레지스트(106)를 제거한다.
도 27d 및 도 25에 나타낸 바와 같이, 게이트전극(90) (및 버스라인)을 양극산화하여, 게이트전극(90)의 주위에 양극 산화막(92)을 형성한다. 양극 산화막(92)은 게이트전극(90)의 주위에 환상으로 절연막(88)에 접촉하는 환상부분(92a)을 갖는다.
도 27e에 나타낸 바와 같이, 양극 산화막(92)을 포함한 게이트전극(90)을 마스크로 하여 에칭하여, 절연막(88)을 소정의 형상으로 형성한다. 이에 따라 양극 산화막(92)을 평면적으로 본 형상이 졀연막(88)을 평면적으로 본 형상과 같아진다.
도 27f 및 도 27g에 나타낸 바와 같이, 양극 산화막(92)을 포함한 게이트전극(90) 및 절연막(88)을 마스크로 하여 반도체층(86)에 불순물로서 이온을 주입한다. 도 27f는 한쪽 반도체층(86)의 영역에 마스크(108)를 형성하고 다른 쪽 반도체층(86)에 P를 주입하여, n 채널을 형성하고 있는 것을 나타내고, 도 27g는 n 채널로 한 반도체층(86)의 영역에 마스크(110)를 형성하여 이전에 마스크(108)를 형성하고 있던 반도체층(86)에 B를 주입하여, p 채널을 형성하고 있는 것을 나타낸다. 단 도 27f 및 도 27g의 양쪽을 실시할 필요는 없고, 한쪽만을 실시할 경우에는 마스크(108, 110)는 불필요하다.
반도체층으로서 다결정 실리콘을 사용하는 다결정 Si 박막 트랜지스터에서는, 박막장치를 액정표시장치의 한쪽 기판에 사용할 경우에, 박막 트랜지스터를 각 화소의 스위칭소자로서 사용할 뿐 아니라, 이 스위칭소자를 구동하여 각 화소로 표시하기 위한 구동회로 등의 주변회로의 트랜지스터로서 사용하여, 같은 기판에 형성할 수가 있다.
이 경우에는, 트랜지스터로서 n형 및 p형의 양쪽 트랜지스터가 필요해지며, 도 27f, 도 27g에 나타낸 바와 같은 공정이 필요해진다. 즉 도 27f, 도 27g는 이와 같은 주변회로를 일체로 하는 박막장치를 갖춘 액정표시장치의 제조공정의 일부가 된다.
이와 같이 하여 반도체층(86)에 이온을 주입할 때, 반도체층(86)의 양극 산화막(92) 및 절연막(88)보다 외측에 위치하는 부분에는, 비교적 다량의 이온이 주입되고, HDD(Heavy Doped Drain)가 되어 소스전극(94) 및 드레인전극(96)이 된다. 반도체층(86)의 절연막(88)보다 내측에서 양극 산화막(92)의 환상부분(92a)으로 덮힌 부분에는, 양극 산화막(92) 및 절연막(88)을 투과한 비교적 소량의 이온이 주입되고, LDD(Lightly Doped Drain)가 되어 오프세트(98)가 된다. 반도체층(86)의 게이트전극(90)의 어떤 부분에는 이온이 주입되지 않는다. 이와 같이 하여 LDD구조로 형성된 오프세트(98)를 포함한 다결정 Si 박막 트랜지스터를 갖는 기판을 제조할 수가 있다. 양극 산화막(92)은 배리어 양극 산화막으로서 채널 보호막이 된다. 즉 본 발명은 채널 보호막을 이용하여 이온 도핑을 함으로써 오프세트(98)를 형성하는 것이다.
도 26은 게이트전극(90)의 가공형상과, 그것에 양극산화를 한 경우의 양극 산화막(92)의 형상간의 관계를 모식적으로 나타낸 것이다. 도 26a는 게이트전극(90)을 이온 밀링 또는 드라이 에칭으로 형성한 경우를 나타내며, 거의 사다리꼴 형상의 게이트전극(90) 형상이 얻어진다. 이 게이트전극(90)에 양극산화를 하면, 양극 산화막(92)의 환상부분(92a)은 비교적 두껍고 비교적 균일한 기울기로 경사진다. 이렇게 하여 양극 산화막(92)을 마스크로 한 이온 도핑에 의해 오프세트(98)를 갖춘 바람직한 특성의 TFT를 얻을 수가 있다.
도 26a에 나타낸 바와 같은 거의 사다리꼴의 게이트전극(90)은 등방성의 웨트 에칭에 의해서도 형성할 수가 있다. 그러나 등방성 웨트 에칭은 제어가 어려우므로(도 8 참조), 확실히 도 26a에 나타낸 바와 같은 거의 사다리꼴의 게이트전극(90)을 얻기가 어렵다. 많은 경우에, 등방성 웨트 에칭을 사용하면 도 26b, 도 26c에 나타낸 바와 같이 상부에 불룩한 또는 상부에 오목한 사면을 갖는 형상의 게이트전극(90)이 된다. 양극산화시에는 에지부에 걸리는 전류밀도가 커져서, 게이트전극(90)의 형상이 변동하면 양극 산화막(92)의 환상부분(92a)의 폭이 변동하여, LDD의 길이가 변동하고, 일정한 오프세트(98)를 얻기가 어렵다. LDD의 길이는 TFT 특성에 가혹하게 작용하기 때문에, 제어성이 어려운 웨트 에칭은 이와 같은 경우(특히 대형 유리기판에서 면내의 균일성을 이루고자 하는 경우)에 부적당하다.
도 26d는 등방성 웨트 에칭을 하고 또한 저 전류밀도로 양극산화를 한 경우를 나타낸 도면이다(소프트 스타트법을 포함한다). 이 경우에는 양극 산화막(92)의 형상을 매끄러우나, 표면에 큰 굴곡이 생긴다.
도 24 및 도 25에서, 게이트전극(90) 측면의 테이퍼각도, 양극 산화막(92)의 두께, 에칭이나 양극산화시의 조건에 따라 적당히 제어하여 게이트전극(20)을 형성함으로써, LDD가 되는 부분의 두께를 충분히 두껍게 할 수 있으며, 이온 도핑의 조건을 적당히 정하면 게이트 절연막(88)의 막 두께를 두껍게 하지 않아도 도프량이 적은 LDD부를 테이퍼를 수반해서 형성할 수 있다.
바람직하기는, 게이트전극(90)을 소정의 형상으로 패터닝한 후, 레지스트를 200℃ 정도로 포스트 베이크하고, RIE(Reactive Ion Etching) 또는 이온 밀링법으로 게이트전극(90)을 테이퍼 가공한다. 테이퍼가공 후에 레지스트 마스크를 O2회화로 제거한 후, 가볍게 초음파 세정을 하면 레지스트 마스크를 남기지 않고 제거할 수 있다. 가령 경미한 잔존물이 게이트전극상에 존재하고 있어도, 도 21 및 도 22를 참조하여 설명한 바와 같이, 양극산화 전에 적절한 두께의 제1 산화막(80)을 형성해 두고, 양극산화 후에 세정함으로써 잔존물이 제1 산화막(80)과 더불어 제거된다. (레지스트를 고온으로 포스트 베이크해 두면, 이와 같은 처리를 하는 데 편리하다).
여기서 게이트전극(90)의 금속재료는 200℃의 포스트 베이크온도에 견딜 수 있고(힐록이 발생하지 않고), 알칼리 현상액 등에 용이하게 부식되지 않으며, 순수한 알루미늄과 거의 같은 시트저항을 나타내며, 알루미 에칭시에 잔존물이 남지 않으며, 양극산화 가능한 것이다. 게이트전극(90)의 금속재료의 바람직 한 일례는 Al-Sc 합금 박막이다.
특히 게이트전극(90)의 테이퍼가공은 가공 후의 알루미 컬로전이 발생하지 않는 이온 밀링법으로 하는 것이 바람직하다. 이 때, 소지 Si02(절연막(88))와의 선택성이 중요하기 때문에, 이온 밀링 프로세스에서는 엔드 포인트 디텍터를 사용하면 좋다.
또 일례로서 알루미늄의 게이트 버스라인의 막 두께를 400nm, LDD의 길이를 500nm, 배선 폭을 3μm로 하여, 약 21도의 테이퍼각을 형성하도록 게이트 버스라인 및 게이트전극(90)을 가공하고, 이어서 화성전압 140V, 전류밀도가 2.5mA/cm2정도에서 200nm의 양극 산화막을 알루미 배선부에 형성하면 좋다. 그러나 보다 실용적으로는 테이퍼각은 30도 정도이어도 상관이 없다.
이는 에지부의 양극산화 영역이 계산상보다도 넓게 취할 수 있기(에지부에 걸리는 전류밀도는 실효적으로 높아지기 때문, 예를 들어 도 26b 참조) 때문이며, 양극산화의 초기시의 전류밀도가 높을수록 이 효과는 커진다. 단 양극산화시의 전류밀도를 너무 높게 하면, 양극 산화액(화성시)을 냉각하지 않으면 배선이 화성처리에 의해 가열된다거나, 전류의 초기 오버슈트도 초래하기 쉬워지거나, 또는 정전압 모드시에 심한 전류 스파이크 현상이 일어나기 쉬워지기 때문에, 양극산화 중에 알루미늄의 국부용해(특히 스퍼터시의 이물 부착부분이나 게이트배선에 단차가 생기는 위크 포인트에서)나 알루미 힐록이 발생한다.
따라서 전류밀도는 양극산화를 할 때의 초기의 전류밀도가 2.0mA/cm2∼3.0mA/cm2의 범위가 바람직하다. 여기서 초기시라는 표현을 하였으나, 양극산화의 방법으로서(장치 코스트를 억제하는 목적으로) 값싼 전원을 이용할 경우 등에 곧잘 시도되는 슬로 스타트법(전류의 초기 오버슈트를 억제할 목적으로 목표 화성 전류치가 될 때까지 조금씩 전류를 올려가는 방법)으로는 상기 형상이 얻어지기 어려움과 동시에, 게이트 표면에 큰 굴곡이 생기기 때문에 사용할 수 없다. 사용하는 전원은 슬로 스타트에 의존하지 않아도 초기 오버슈트를 방지할 수 있는 회로를 가진 전원을 이용할 것이 바람직하다.
이에 따라 LDD와 HDD의 동시 형성에 있어서, LDD가 될 부분을 게이트 절연막 + 양극 산화막을 이용해서 형성할 수 있기 때문에, LDD와 HDD 사이에 도프량의 차를 크게 취할 수 있어서, 이온 도핑 프로세스상의 프로세스 마진도 확보하게 된다. 또 게이트배선의 테이퍼가공에 의해, 상부에 형성되는 디바이스의 구조 이상(드레인 버스라인의 단 끊어짐 등)도 발생하기 어려워진다.
이상 설명한 바와 같이 본 발명에 의하면, 게이트 테이퍼가공에 의한 단 끊어짐 등의 결함 저지와 게이트 에칭 불량에 의한 결함 저지를 동시에 충족하고, 수율이 높은 고밀도 설치패널의 제조가 가능해졌다. 동시에 게이트 에칭시간의 단축화도 가능하게 되어, 택트 타임이 향상하였다.
또한 양극산화 후의 기판에 부착하는 파티클이 감소하여, 디바이스의 구조 이상이 없어졌다. 또한 TFT 특성의 향상에 따라 화소 개구율을 상승시킬 수 있고, LDD의 형성을 전극 보호막(양극 산화막)으로 할 수 있게 되어, 액정표시장치의 규격 향상과 공정의 간소화가 고 수율로 실현할 수 있게 되었다.

Claims (40)

  1. 기판상에 양극산화 가능한 금속으로 된 도체층을 형성하는 공정과,
    상기 기판에 평행한 상면과 경사하는 측면을 가진 복수의 버스라인 및 상기 버스라인에 전기적으로 접속되고 또한 상기 기판에 평행한 상면과 경사하는 측면을 가진 접속부분을 형성하도록 상기 도체층을 에칭하는 공정과,
    상기 버스라인 및 상기 접속부분이 각각 내방 도체부분과 상기 내방 도체부분을 덮는 절연성의 외방 산화막을 포함하도록 상기 버스라인 및 상기 접속부분을 양극산화하는 공정을 포함한 것을 특징으로 하는 박막장치의 제조방법.
  2. 제1항에 있어서, 상기 에칭공정은 상기 버스라인의 측면 및 상기 접속부분의 측면이 상기 기판에 대해 평균 20도∼60도의 범위 내의 각도로 경사지게 하는 것을 특징으로 하는 박막장치의 제조방법.
  3. 제2항에 있어서, 상기 에칭공정은 상기 버스라인의 측면 및 상기 접속부분의 측면이 상기 기판에 대해 평균 30도∼50도의 범위 내의 각도로 경사지게 하는 것을 특징으로 하는 박막장치의 제조방법.
  4. 제1항에 있어서, 상기 에칭공정 전에 상기 도체층상에 마스크를 형성하는 공정과, 상기 마스크 형성공정과 상기 에칭공정 사이에 마스크를 포함한 상기 기판을 회화하는 공정을 더 포함하는 것을 특징으로 하는 박막장치의 제조방법.
  5. 제1항에 있어서, 상기 에칭공정 전에 상기 도체층상에 마스크를 형성하는 공정과, 상기 마스크를 베이킹하는 공정을 포함하며, 상기 베이킹공정상의 상기 마스크의 베이킹온도는 상기 마스크가 상기 베이킹공정에서 반응가스에 의해 그 외측부분이 상기 도체층으로부터 밀어올려지도록 상기 마스크가 비교적 적은 강성을 갖춘 온도로 설정되는 것을 특징으로 하는 박막장치의 제조방법.
  6. 제5항에 있어서, 상기 베이킹공정상의 상기 마스크의 베이킹온도는 115℃ 이하인 것을 특징으로 하는 박막장치의 제조방법.
  7. 제5항에 있어서, 상기 에칭공정은 상기 버스라인의 측면 및 상기 접속부분의 측면이 외부에 불룩해지도록 형성되는 것을 특징으로 하는 박막장치의 제조방법.
  8. 제 5항에 있어서, 상기 에칭공정은 상기 버스라인 및 상기 접속부분의 상면과 측면 사이의 각도가 둔각을 이루도록 하는 것을 특징으로 하는 박막장치의 제조방법.
  9. 제1항에 있어서, 상기 양극산화공정 후에 외방 산화막의 일부를 제거하고, 상기 내방 도체부분을 노출시키는 이온 밀링공정을 더 포함하는 것을 특징으로 하는 박막장치의 제조방법.
  10. 기판과, 상기 기판상에 형성된 복수의 버스라인과, 상기 버스라인에 전기적으로 접속된 접속부분을 적어도 갖추며, 상기 버스라인 및 상기 접속부분은 양극산화 가능한 금속으로 형성되며 또한 각각 상기 기판에 평행한 상면과 경사하는 측면을 가지며, 상기 버스라인 및 상기 접속부분이 각각 내방 도체부분과 상기 내방 도체부분을 덮는 양극산화에 의해 형성된 절연성의 외방 산화막 부분을 포함한 것을 특징으로 하는 박막장치.
  11. 제10항에 있어서, 상기 박막장치가 박막 트랜지스터를 포함한 기판인 것을 특징으로 하는 박막장치.
  12. 제11항에 있어서, 상기 박막 트랜지스터를 포함한 기판이 액정표시장치의 기판이며, 상기 버스라인은 게이트 버스라인이며, 상기 접속부분은 상기 박막 트랜지스터의 게이트전극이며, 또한 상기 버스라인 및 상기 접속부분을 덮는 절연층과, 상기 절연층상에 있어서 상기 게이트 버스라인과 교차하여 배치된 복수 개의 드레인 버스라인과, 복수의 화소전극을 더 포함한 것을 특징으로 하는 박막장치.
  13. 제12항에 있어서, 상기 게이트 버스라인 및 상기 접속부분과 같은 재료로 상기 기판상에 배치된 축적용량전극을 포함한 것을 특징으로 하는 박막장치.
  14. 제10항에 있어서, 상기 박막장치가 MIM 다이오드인 것을 특징으로 하는 박막장치.
  15. 제10항에 있어서, 상기 양극산화 가능한 금속은 Al, Ta, Al-Si, Al-Ta, Al-Zr, Al-Nd, Al-Pd, Al-W, Al-Ti, Al-Ti-B, Al-Sc, Al-Y, Al-Pt, Al-Pa의 그룹으로부터 선택된 적어도 1개인 것을 특징으로 하는 박막장치.
  16. 제10항에 있어서, 상기 버스라인의 측면 및 상기 접속부분의 측면이 상기 기판에 대해 평균 20도∼60도 범위 내의 각도로 경사하는 것을 특징으로 하는 박막장치.
  17. 제16항에 있어서, 상기 버스라인의 측면 및 상기 접속부분의 측면이 상기 기판에 대해 평균 30도∼50도 범위 내의 각도로 경사하는 것을 특징으로 하는 박막장치.
  18. 제10항에 있어서, 상기 버스라인의 측면 및 상기 접속부분의 측면이 외부에 불룩하게 되어 있는 것을 특징으로 하는 박막장치.
  19. 제10항에 있어서, 상기 버스라인 및 상기 접속부분의 상면과 측면 사이의 각도가 둔각을 이루도록 되어 있는 것을 특징으로 하는 박막장치.
  20. 제10항에 있어서, 상기 복수의 버스라인 및 상기 접속부분 중의 적어도 2개의 외방 산화막이 서로 접촉하고, 상기 접촉하는 외방 산화막은 상기 그것들이 덮고 있는 내방 도체부분을 전기적으로 분리하는 것을 특징으로 하는 박막장치.
  21. 제 10항에 있어서, 상기 버스라인 및 상기 접속부분과는 다른 도체부분이 상기 버스라인 또는 상기 접속부분과 근접하여 배치되고, 상기 다른 도체부분은 내방 도체부분과 상기 내방 도체부분을 덮는 절연성의 외방 산화막 부분을 포함하며, 상기 다른 도체부분의 외방 산화막과 상기 버스라인 및 상기 접속부분의 적어도 1개의 외방 산화막이 서로 접촉하고, 상기 접촉하는 외방 산화막은 그것들이 덮고 있는 내방 도체부분을 전기적으로 분리하는 것을 특징으로 하는 박막장치.
  22. 기판상에 양극산화 가능한 금속으로 된 도체층을 형성하는 공정과,
    상기 도체층을 소정의 형상으로 에칭하는 공정과,
    상기 도체층에 제1 산화막을 소정의 두께만큼 형성한 후에, 상기 도체층에 제2 산화막을 양극산화에 의해 형성하는 공정과,
    상기 기판을 세정하는 공정을 포함하며, 상기 제1 산화막은 상기 세정에 의해 제거되고, 상기 제2 산화막은 상기 세정에 의해 제거되지 않고 상기 도체층을 덮도록 상기 도체층상에 남는 것을 특징으로 하는 박막장치의 제조방법.
  23. 제22항에 있어서, 상기 양극산화 가능한 금속은 Al, Ta, Al-Si, Al-Ta, Al-Zr, Al-Nd, Al-Pd, Al-W, Al-Ti, Al-Ti-B, Al-Sc, Al-Y, Al-Pt, Al-Pa 중의 적어도 1개를 함유한 것을 특징으로 하는 박막장치의 제조방법.
  24. 제22항에 있어서, 상기 제1 산화막은 상기 양극산화 가능한 금속의 표면에 형성된 자연산화막 및 수화막 중의 한쪽으로 되는 것을 특징으로 하는 박막장치의 제조방법.
  25. 제22항에 있어서, 상기 제1 산화막의 두께가 50nm∼100nm인 것을 특징으로 하는 박막장치의 제조방법.
  26. 제22항에 있어서, 상기 세정공정은 200KHz 이상의 초음파를 사용하여 실시되는 것을 특징으로 하는 박막장치의 제조방법.
  27. 제22항에 있어서, 상기 박막장치가 박막 트랜지스터를 함유한 기판인 것을 특징으로 하는 박막장치의 제조방법.
  28. 제27항에 있어서, 상기 제2 산화막을 형성한 후에, 상기 기판상에 절연막을 형성하는 공정과, 상기 기판에 반도체층을 형성하는 공정을 더 포함하며,
    상기 도체층을 에칭하는 공정은 게이트전극 및 게이트배선을 형성하는 것을 특징으로 하는 박막장치의 제조방법.
  29. 제27항에 있어서, 상기 도체층을 형성하기 전에 상기 기판에 반도체층을 형성하는 공정과, 상기 기판상에 절연막을 형성하는 공정을 더 포함하며,
    상기 도체층을 에칭하는 공정은 게이트전극 및 게이트배선을 형성하는 것을 특징으로 하는 박막장치의 제조방법.
  30. 제22항에 있어서, 상기 도체층을 에칭하는 공정은 상기 기판에 평행한 상면과 경사하는 측면을 가진 게이트전극을 형성하는 것을 특징으로 하는 박막장치의 제조방법.
  31. 기판상에 반도체층을 소정의 형상으로 형성하는 공정과,
    상기 기판상에 상기 반도체층을 덮도록 절연막을 형성하는 공정과,
    상기 기판상에 상기 반도체층의 일부를 덮고 또한 상기 기판에 평행한 상면과 경사하는 측면을 가진 게이트전극을 형성하는 형상으로 양극산화 가능한 금속으로 된 도체층을 형성하는 공정과,
    상기 게이트전극을 양극산화하는 공정과,
    양극 산화막을 포함한 상기 게이트전극을 마스크로 하여 상기 절연막을 소정의 형상으로 형성하는 공정과,
    상기 양극 산화막을 포함한 상기 게이트전극 및 상기 절연막을 마스크로 하여 상기 반도체층에 불순물을 주입하여, 상기 반도체층에 오프세트를 형성하는 공정을 포함한 것을 특징으로 하는 박막장치의 제조방법.
  32. 제31항에 있어서, 상기 박막장치가 박막 트랜지스터를 함유한 기판인 것을 특징으로 하는 박막장치의 제조방법.
  33. 제31항에 있어서, 상기 양극산화 가능한 금속은 Al, Ta, Al-Si, Al-Ta, Al-Zr, Al-Nd, Al-Pd, Al-W, Al-Ti, Al-Ti-B, Al-Sc, Al-Y, Al-Pt, Al-Pa 중의 적어도 1개를 함유한 것을 특징으로 하는 박막장치의 제조방법.
  34. 제31항에 있어서, 상기 양극 산화막이 배리어형 양극 산화막인 것을 특징으로 하는 박막장치의 제조방법.
  35. 제31항에 있어서, 상기 반도체층이 다결정 Si로 된 것을 특징으로 하는 박막장치의 제조방법.
  36. 제31항에 있어서, 상기 양극산화를 할 때의 초기의 전류밀도가 2.0mA/cm2∼3.0mA/cm2의 범위가 되는 것을 특징으로 하는 박막장치의 제조방법.
  37. 제31항에 있어서, 상기 게이트전극의 형성공정이 게이트전극층의 성막공정과, 이온 밀링 및 드라이 에칭의 한쪽으로 되는 패터닝공정으로 되는 것을 특징으로 하는 박막장치의 제조방법.
  38. 제31항에 있어서, 상기 게이트전극의 형성 전에 상기 도체층에 마스크 레지스트를 형성하고, 상기 마스크 레지스트를 130℃ 이상 200℃ 이하에서 포스트 베이크하는 것을 특징으로 하는 박막장치의 제조방법.
  39. 기판과, 상기 기판상에 소정의 형상으로 형성된 반도체층과, 상기 반도체층의 일부를 덮는 절연막과, 상기 절연막상에 형성된 게이트전극과, 상기 절연막상에 상기 게이트전극을 덮도록 형성된 상기 게이트전극의 양극 산화막을 갖추며, 상기 양극 산화막은 상기 절연막을 평면적으로 본 형상과 같은 평면적으로 본 형상을 가지며 또한 상기 게이트전극의 주위에서 환상으로 상기 절연막에 접촉하는 환상부분을 가지며, 상기 반도체층의 상기 절연막보다 외측에 위치하는 부분이 소스전극 및 드레인전극이며, 상기 반도체층의 상기 절연막보다 내측에 상기 양극 산화막의 상기 환상부분으로 덮힌 부분이 오프세트를 형성하는 것을 특징으로 하는 박막장치.
  40. 제10항 또는 제39항의 박막장치로 된 박막 트랜지스터가 형성된 제1기판과
    제1기판과 대향하여 배치되는 제2기판과,
    제1기판과 제2기판 사이에 낀 액정층을 갖춘 것을 특징으로 하는 액정표시장치.
KR1019980008612A 1997-03-14 1998-03-14 박막장치의제조방법및박막장치 KR100309966B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP60772 1997-03-14
JP6077297 1997-03-14
JP97-60772 1997-03-14
JP53729 1998-03-05
JP05372998A JP4187819B2 (ja) 1997-03-14 1998-03-05 薄膜装置の製造方法

Publications (2)

Publication Number Publication Date
KR19980080260A true KR19980080260A (ko) 1998-11-25
KR100309966B1 KR100309966B1 (ko) 2002-06-27

Family

ID=26394440

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980008612A KR100309966B1 (ko) 1997-03-14 1998-03-14 박막장치의제조방법및박막장치

Country Status (4)

Country Link
US (2) US6198132B1 (ko)
JP (1) JP4187819B2 (ko)
KR (1) KR100309966B1 (ko)
TW (1) TW392361B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481613B1 (ko) * 2002-05-22 2005-04-11 전자부품연구원 박막 다이오드 및 그 제조 방법

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3883706B2 (ja) * 1998-07-31 2007-02-21 シャープ株式会社 エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW480554B (en) * 1999-07-22 2002-03-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2001035808A (ja) 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
US20020117718A1 (en) * 2001-02-28 2002-08-29 Apostolos Voutsas Method of forming predominantly <100> polycrystalline silicon thin film transistors
JP4776801B2 (ja) * 2001-04-24 2011-09-21 株式会社半導体エネルギー研究所 メモリ回路
US20050179838A1 (en) * 2001-09-28 2005-08-18 Yoshihiko Hamawaki Reflecting electrode forming method and liquid crystal display
TWI232991B (en) 2002-11-15 2005-05-21 Nec Lcd Technologies Ltd Method for manufacturing an LCD device
JP4651929B2 (ja) * 2002-11-15 2011-03-16 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置の製造方法
JP4305192B2 (ja) * 2003-04-25 2009-07-29 セイコーエプソン株式会社 薄膜半導体装置の製造方法、電気光学装置の製造方法
JP4447304B2 (ja) * 2003-12-22 2010-04-07 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
TWI489519B (zh) * 2004-04-28 2015-06-21 Semiconductor Energy Lab 基板上配線，半導體裝置及其製造方法
US20050260503A1 (en) * 2004-05-20 2005-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Reticle film stabilizing method
US7897453B2 (en) * 2008-12-16 2011-03-01 Sandisk 3D Llc Dual insulating layer diode with asymmetric interface state and method of fabrication
WO2011019429A2 (en) * 2009-06-09 2011-02-17 Arizona Technology Enterprises Method of anodizing aluminum using a hard mask and semiconductor device thereof
KR20110116803A (ko) * 2010-04-20 2011-10-26 삼성전자주식회사 표시 기판, 이를 포함하는 액정 표시 장치 및 이의 제조 방법
WO2012070530A1 (ja) * 2010-11-26 2012-05-31 シャープ株式会社 表示装置およびその製造方法
KR102111015B1 (ko) * 2011-01-28 2020-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법 및 반도체 장치
WO2012104902A1 (ja) * 2011-01-31 2012-08-09 国立大学法人東北大学 半導体装置及びその製造方法
JP2012124508A (ja) * 2012-01-26 2012-06-28 Semiconductor Energy Lab Co Ltd 半導体装置、液晶モジュール、電子機器及び配線
US8734504B2 (en) * 2012-04-12 2014-05-27 Sanford Health Aortic arch double-barreled main body stent graft and methods for use
KR101972169B1 (ko) * 2012-10-05 2019-04-26 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
WO2014084152A1 (en) * 2012-11-30 2014-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2016219452A (ja) * 2015-05-14 2016-12-22 富士通株式会社 多層基板及び多層基板の製造方法
KR102430573B1 (ko) * 2015-05-14 2022-08-08 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함한 백플레인 기판
CN109037232B (zh) * 2017-06-08 2019-11-01 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板以及显示装置
CN107833827B (zh) * 2017-10-25 2020-07-31 武汉华星光电技术有限公司 一种阵列基板的刻蚀方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0236629B1 (en) * 1986-03-06 1994-05-18 Kabushiki Kaisha Toshiba Driving circuit of a liquid crystal display device
US5170244A (en) * 1986-03-06 1992-12-08 Kabushiki Kaisha Toshiba Electrode interconnection material, semiconductor device using this material and driving circuit substrate for display device
US6331356B1 (en) * 1989-05-26 2001-12-18 International Business Machines Corporation Patterns of electrically conducting polymers and their application as electrodes or electrical contacts
JPH0338622A (ja) * 1989-07-05 1991-02-19 Sharp Corp アクティブマトリクス基板
US5238872A (en) * 1990-12-11 1993-08-24 Samsung Semiconductor, Inc. Barrier metal contact architecture
US5202274A (en) * 1991-06-14 1993-04-13 Samsung Electronics Co., Ltd. Method of fabricating thin film transistor
US5728592A (en) * 1992-10-09 1998-03-17 Fujitsu Ltd. Method for fabricating a thin film transistor matrix device
US6323071B1 (en) * 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
US5434104A (en) * 1994-03-02 1995-07-18 Vlsi Technology, Inc. Method of using corrosion prohibiters in aluminum alloy films
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
US6037274A (en) * 1995-02-17 2000-03-14 Fujitsu Limited Method for forming insulating film
US5990492A (en) * 1995-05-30 1999-11-23 Samsung Electronics Co., Ltd. Self-aligned thin-film transistor for a liquid crystal display having source and drain electrodes of different material
US6281147B1 (en) * 1995-11-10 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Plasma CVD method
KR0175410B1 (ko) * 1995-11-21 1999-02-01 김광호 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
US6071830A (en) * 1996-04-17 2000-06-06 Sony Corporation Method of forming insulating film
GB9610878D0 (en) * 1996-05-24 1996-07-31 Philips Electronics Nv Electronic device manufacture
JP3014334B2 (ja) * 1996-11-29 2000-02-28 キヤノン販売株式会社 半導体装置の製造方法
US6120640A (en) * 1996-12-19 2000-09-19 Applied Materials, Inc. Boron carbide parts and coatings in a plasma reactor
JP3276573B2 (ja) * 1996-12-26 2002-04-22 三菱電機株式会社 液晶表示装置とこれに用いられる薄膜トランジスタの製造方法
JP3324730B2 (ja) * 1997-03-25 2002-09-17 シャープ株式会社 Ｔｆｔ基板およびその製造方法
US5990986A (en) * 1997-05-30 1999-11-23 Samsung Electronics Co., Ltd. Thin film transistor substrate for a liquid crystal display having buffer layers and a manufacturing method thereof
JP4027465B2 (ja) * 1997-07-01 2007-12-26 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置およびその製造方法
US6274514B1 (en) * 1999-06-21 2001-08-14 Taiwan Semiconductor Manufacturing Company HDP-CVD method for forming passivation layers with enhanced adhesion
US6508911B1 (en) * 1999-08-16 2003-01-21 Applied Materials Inc. Diamond coated parts in a plasma reactor
US6230400B1 (en) * 1999-09-17 2001-05-15 George Tzanavaras Method for forming interconnects
KR100390831B1 (ko) * 2000-12-18 2003-07-10 주식회사 하이닉스반도체 플라즈마 원자층 증착법에 의한 탄탈륨옥사이드 유전막형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481613B1 (ko) * 2002-05-22 2005-04-11 전자부품연구원 박막 다이오드 및 그 제조 방법

Also Published As

Publication number Publication date
US6808963B2 (en) 2004-10-26
US20010001482A1 (en) 2001-05-24
JPH10319441A (ja) 1998-12-04
KR100309966B1 (ko) 2002-06-27
US6198132B1 (en) 2001-03-06
TW392361B (en) 2000-06-01
JP4187819B2 (ja) 2008-11-26

Similar Documents

Publication Publication Date Title
KR100309966B1 (ko) 박막장치의제조방법및박막장치
KR100349562B1 (ko) 식각 방법, 박막 트랜지스터 매트릭스 기판 및 그 제조 방법
US5427962A (en) Method of making a thin film transistor
JP2000002892A (ja) 液晶表示装置、マトリクスアレイ基板およびその製造方法
US6100950A (en) Active matrix LCD with thin film transistor switches and method of producing the same
CN100583458C (zh) 像素结构、薄膜晶体管及其制作方法
JP2005123610A (ja) 薄膜トランジスタアレイ基板の製造方法
JP3094610B2 (ja) 薄膜トランジスタの製造方法
JPH10189987A (ja) 液晶表示装置とこれに用いられる薄膜トランジスタの製造方法
US7049163B1 (en) Manufacture method of pixel structure
KR100208044B1 (ko) 금속배선기판 및 그의 제조방법
JP3114303B2 (ja) 薄膜トランジスタパネル及びその製造方法
JP3175225B2 (ja) 薄膜トランジスタの製造方法
JP2991919B2 (ja) 薄膜トランジスタの製造方法
JP2000036603A (ja) 薄膜トランジスタの製造方法
JP2820064B2 (ja) 薄膜トランジスタとこれを用いた液晶表示装置
JP2000174280A (ja) 絶縁ゲート型トランジスタおよびその製造方法
US5523187A (en) Method for the fabrication of liquid crystal display device
JPH05315615A (ja) 薄膜トランジスタ
JP4742320B2 (ja) アクティブ型液晶表示パネル
JPH09129890A (ja) 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板
JPH10268345A (ja) 液晶表示装置およびその製造方法
JPH07325321A (ja) 液晶表示装置の製造方法
JP4609470B2 (ja) アクティブ型液晶表示パネルの製造方法
KR0139322B1 (ko) 절연게이트형 박막트랜지스터

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110811

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee