KR0139322B1 - 절연게이트형 박막트랜지스터 - Google Patents
절연게이트형 박막트랜지스터Info
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Abstract
본 발명은 절연게이트형 반도체장치, 특히 절연게이트형 박막트랜지스터의 구조에 관한 것으로, 그 목적은 오버에칭을 없애고, 기판으로부터의 이원소의 확산을 억제하고, 또한 가능한 한 평탄성을 향상시키는 것이고, 이 목적을 달성하기 위한 본 발명의 절연게이트형 박막트랜지스터는, 기판의 절연표면상에 형성되고 결정성 규소로 된 반도체층과, 상기 반도체층내에 형성된 채널영역과, 상기 채녈영역을 사이에 두고 상기 반도체에 형성된 소스영역 및 드레인영역과, 상기 채널영역상에 형성되고 산화규소로 된 제 1절연막과, 상기 제 1절연막상에 형성된 제 2절연막, 및 상기 제 1절연막 및 제 2절연막을 사이에 두고 상기 채널영역 위에 형성된 게이트전극을 포함하고, 상기 제2 절연막이, 질화규소와 산화알루미늄으로 이루어진 군으로부터 선택된 재료로 이루어지고, 또한 상기 제 2절연막이 상기 게이트전극의 측부 가장자리들을 넘어 연장하지만 상기 소스영역 및 드레인영역의 주 표면을 덮지 않는 것을 특징으로 한다.
Description
본 발명은 절연게이트형 반도체장치, 특히 박막형상의 절연게이트형 전계효과 트랜지스터 (TFT)의 구조에 관한 것이다.
최근, 박막형상의 절연게이트형 전계효과 트랜지스터(TFT)가 널리 연구되고 있다. 예를 들어, 본 발명자 등의 발명인 일본국 특허출원 평3-237100호 나 평 3-238713호에는, 게이트전극으로 알루미늄을 사용하고, 그 주위를 양극산화법에 의해 형성한 산화알루미늄으로 덮고, 소스/드레인영역을 레이저 어닐에 의해 재결정화시키는 제작방법 및 TFT가 기술되어 있다.
이와 같은 TFT는, 종래의 실리콘 게이트 TFT 탄탈이나 크롬과 같은 고융점금속을 게이트전극으로 한 TFT에 비교하여 우수한 특성을 나타냈다. 그러나, 그 특성을 재현성 좋게 얻는 것은 곤란하였다.
또한, 예를 들어, 본 발명자 등의 발명인 일본국 특허출원 평 4-30220호나 평 4-38637호에는, 게이트전극으로 알루미늄이나 티탄, 크롬, 탄탈, 실리콘을 사용하고, 그 주위를 양극산화법에 의한 형성한 산화알루미늄으로 덮음으로써, 소스/드레인과 게이트전극의 겹침을 없애고, 오히려 오프셋 상태로 하고, 또한 소스/드레인영역을 레이저 어닐에 의해 재결정화시키는 제작방법 및 TFT가 기술되어 있다.
이와 같은 TFT는, 종래의 오프셋을 갖지 않는 실리콘 게이트 TFT나 탄탈이나 크롬과 같은 고융점 금속을 게이트전극으로 하고, 열어닐에 의해 활성화한 TFT에 비교하여 우수한 특성을 나타냈다. 그러나, 그 특성을 재현성 좋게 얻는 적은 곤란하였다.
그 원인의 하나는 외부로부터의 나트륨 등의 가동이온의 침입에 의한 것이었다. 특히 알루미늄 등의 금속재료로 이루어지는 게이트전극의 형성 (스퍼터법이나 전자비임 증착법이 사용된다)이나, 그 후의 양극산화시에 외부로부터 나트륨이 침입할 위험이 있었기 때문이다. 특히 스퍼터법에서는 나트륨의 오염이 컸다. 그러나, 스퍼터법은 전자비임 증착법보다도 양산성이 우수한 방법이기 때문에 비용절감을 위해서는 반드시 사용하는 것이 바람직한 것이었다.
나트륨은 인유리(phosphosilicate glass)등에 의해 블로킹되고, 또한 게터링 (gettering) 되는 것이 알려져 있다. 따라서, 게이트 절연막을 인유리로 형성하는 것이 일반적이었다. 그러나, 인유리를 상기한 선행빌명에서 목적으로 하는 저온에서 제작하는 것은 곤란하였다. 또한, 인유리를 이와 같은 저온에서 제작하려고 하면, 산화규소의 게이트 절연막에, 예를 들어 이온도핑법에 의해 주입하면, 게이트 절연마중에 많은 결함이 생겨, 오히려 TFT의 특성을 열화(劣化) 시켜버리는 일이 있었다.
또한, 양극산화는 100∼300V나 되는 고전압을 필요로 하여, 게이트 절연막의 파괴가 염려된다. 즉, 상기 선행발명에 나타낸 기술범위에서는, 반도체피막상에 게이트 절연막이 형성되고, 그 위에 게이트전극이 존재하는 것인데, 양극산화시에는, 정(+)으로 대전된 게이트전극과 부유상태의 반도체피막 사이에 전압이 발생하여, 게이트전극상의 양극산화막이 두꺼워져 게이트전극으로부터 게이트 절연막, 반도체피막 통하여 전해용액으로 흐르는 전류가 증가한다. 그리고, 이 전류 때문에 게이트전극에 파괴되버리는 일이 있다.
또한, 상기 선행발명에 있어서는 게이트 배선의 주위에 산화알루미늄이 형성된다. 이것은 그 위의 배선층과의 절연성을 높이고, 또한 레이저 어닐처리시에 있어서는, 게이트전극을 보호하는 역할을 하는데, 이것에 콘택트 홍을 형성하는 것은 극히 어렵다. 즉, 산화알루미늄을 양산성이 좋은 습식 에칭법으로 에칭하는 경우에는, 부식액(etchant)은 층간절연물로서 사용되는 산화규소도 에칭하고, 더욱이, 산화규소쪽이 에칭속도가 크다. 이 때문에, 반응성 이온에칭법과 같은 기상(氣相)에칭법을 이용하지 않을 수 없다.
TFT에 크게 나누어 아모르퍼스 실리콘 TFT에서 자주 사용되는 역스태거형의 것과 다결정 실리콘 TFT에서 자주 사용되는 플레이너형의 것이 있다. 후자는 이동도가 크게 얻어지는 때문에 여러가지 용도에 사용될 것으로 예상하고 있다. 이와 같은 TFT의 용도는 종래의 단결정 IC에서는 커버할 수 없는 대면적 회로가 주류를 이루었다. 종래의 플레이너형의 TFT는 제 12도에 나타낸 바와 같이 종래의 단결정 IC와 동일한 구조를 하고 있다.
제 12도에서 알 수 있는 바와 같이, 소자 전체는 매우 평탄한 향상이다. 이것은 예를 들어 액정표시장치의 액티브소자로서 사용하는 경우에는 대단히 적합한 것이었다. 그 이유는, 액정표시장치에서는 액정층의 두께는 5∼6㎛ 정도로, 전체에 걸쳐 ±0.1 ㎛의 정밀도로 제어하지 않으면 안되기 때문이다. 따라서, 요철이 많은 소자구조는 전계의 불균질성을 초래하고, 소자의 특성을 열화시킬 뿐만 아니라 기계적인 파괴의 원인이 되는 일도 있었다.
제 12도의 소자구조는 플레이너형 TFT로서는 일반적인 것이다. 그 구조와 제작방법을 간단히 기술하면 이하와 같다. 즉, 유리기판 등의 절연기판 (901)상에 기초의 산화규소층(902)이 형성되고, 그 위에 반도체영역 (903)이 형성된다. 그리고, 게이트 절연막(904)이 형성되고, 그 위에 제 1금속배선층에 의해 배선 (905)과 게이트전극(906)이 형성된다.
그 후, 자기정합(셀프얼라인)적으로 반도체영역에 불순물영역을 형성하고, 층간절연물(907)을 형성한 후, 전극형성용 구멍 (콘택트 홀)을 뚫고, 제 2금속배선층에 의해 금속배선 (908, 909)을 형성한다. 그리고 액정표시장치인 경우에는 투명도전재료에 의해 화소전극(910)을 형성한다.
그 후, 자기정합(셀프얼라인)적으로 반도체영역에 불순물을 형성하고, 층간절연물(907)을 형성한 후, 전극형성용 구멍 (콘택트 인덱스 (207) 홀)을 뚫고, 제 2금속배선층에 의해 금속배선 (908, 909)을 형성한다. 그리고, 액정표시장치인 경우에는 투명도전재료에 의해 화소전극(910)을 형성한다.
제 12도와 같은 구조를 갖는 플레이너형 TFT는 상술한 바와 같이 그다지 요철이 없는 구조를 특징으로 하는데, 몇가지 문제점이 있었다. 최대의 문제점은 전극에 구멍을 뚫는다는 구조이기 때문에, 콘택트 홀부분의 요철이 크고, 그 부분에서 배선의 단선이나 접속불량이 발생 한다는 것이었다. 특히 TFT가 이용되는 것과 같은 대면적 회로의 1부품단위는 종래의 단결정 IC의 적어도 10배정도의 넓이를 갖고 있기 때문에, 그 모든 것에 있어서 불량을 감소시키는 것은 쉬운 일이 아니었다. 이것을 피하기 위해서는 콘택트 홀을 넓힐 수 있지만, 그것은 소자면적의 확대를 초대하여, 예를 들어 액정표시장치에 있어서는 개구율의 저하로 이어진다.
이러한 문제를 피하기 위해서는, 예를 들어 콘택트 홀이라는 개념을 없애고, 전극부에서 요철을 감소시킨 제 11도와 같은 구조가 제안된다. 여기에서는, 반도체영역의 소스/드레인에 접속하는 전극 부근에는 층간절연물이 없어, 콘택트 홀은 설치되지 않는다. 대신에 금속배선이 직접 형성된다. 이와 같은 구조에서는 콘택트의 접속면적을 크게 할 수 있고, 또한 그 부분에서의 불량도 크게 줄일 수 있지만, 그것은 접속부분에서의 단차가 거의 없다는 것에 기초하는 것이다.
제 11도의 구조와 제작방법을 간단히 설명하면 이하와 같다. 먼저, 기판 (801) 상에 기초의 산화규소층(802)을 형성한다. 그리고, 반도체영역(803)을 형성하고, 게이트 절연막(804)을 형성한다. 또한, 제 1금속층에서 배선 (805)과 게이트 전극(806)을 형성한다. 그후, 층간절연물(807)을 형성하는데, 반도체 영여의 부분에는 층간절연물은 형성하지 않는다. 예를 들어, 전체에 층간절연막을 형성한 후, 반도체영역부분의 층간절연물을 제거해버린다. 이때에는, 게이트 절연막(804)도 에칭한다. 더욱 극단적으로, 제 1금속층과 제 2금속층이 교차하는 부부 이외는 층간절연물을 형성하지 않는다. 즉, 배선이 교차하는 부분의 포토레지스티 이외에
게이트전극(806)과 반도체영역(803)을 마스크로하여 셀프얼라인으로 에칭을 한다. 그후, 제2금속층에서 배선(808, 809)을 형성하여, 반도체영역에 접속시킨다. 또한 액정표시장치라면 투명전극(810)을 형성한다.
제 11도의 구조에서는 콘택트 홀이라는 것이 존재하지 않고 따라서, 그 부분에서의 불량은 적지만, 대신 다른 문제가 발생한다. 하나는 층간절연막을 제거하는 과정에서 기초의 산화규소층(802)뿐만 아니라 기판(801)까지 에칭되는 것이다. 이것은 에칭공정을 양산성이 좋은 습식 에칭에 의존하게 되면 발생하기 쉽다. 그 이유는, 대면적 기판이기 때문에 기판의 온도분포가 균일하게 유지되기 어렵다는 점이다. 통산의 부식액은 온도의 미묘한 차이에 의해 에칭속도가 크게 변동되기 때문에, 모든 곳에서 에칭이 확실하게 행해질 때까지 에칭을 행하면, 아무래도 오버에칭된 부분이 발생한다.
한편, 반응성 이온에칭(REI)과 같은 건식 에칭에서는, 플라즈마 분포의 균질성이 에칭속도에 큰 영향을 미친다. 그리고, 기판의 모든 영역에 걸쳐 동일한 정도의 에칭을 보증하는 것은 대단한 곤란한 것이었다. 따라서, 대면적이 되면 될 수록 오버에칭의 문제가 커진다. 예를 들어 제 11도에 나타낸 바와 같이 오버에칭 때문에 기판이 깊이 d 만큼 에칭되는 일이 있다. 이것은 제 12도와 비교해도 분명히 단차가 크고, 액정표시장치로서 뿐만이 아니고 다른 용도, 예를 들어 이미지센서의 구동회로 등에도 부적당하다.
더욱이, 동일 기판에서도, 에칭이 적절한 부분에서는 오버에칭이 없고, 기판이 이와 같이 에칭되지 않는다. 따라서, 기판의 표면은 장소에 따라 에칭 깊이가 다른 완만한 요철이 발생한다. 이것은 액정표시장치로서 사용하는 경우에는 중대한 문제가 된다.
이 오버에칭의 문제는 그것만으로 그치지 않는다. 통상, 반도체소자는 극히 청정한 환경에서 제작되고, 나트륨 등의 이원소(異元素)는 최대한 배제된다. 그러나, 기판에는 양의 대소의 차이는 있지만 이원소가 혼입되어 있는 것이고, 그것이 TFT로 퍼지지 않도록 기초의 산화규소층에서 불록킹된다.
그러나, 제 11도와 같이 오버에칭에 의해 기판이 노출되어 버리면 그 효과는 없어지고, 기판에서 이원소가 용출하게 된다. 이 원소는, 예를 들어 습식에칭의 에칭조(槽)를 오염시키고, 혹은 건식 에칭의 에칭체임버를 오염시키고, 그대로 방치하면 그 제품 뿐만 아니라 이후의 제품에 까지 오염이 미치게 된다. 또한, 이와 같은 이원소를 제거하는 클리닝 공정에는 많은 노력과 시간을 필요로 하여, 경제성을 손상하는 원인이 된다.
본 발명은, 이상과 같은 오버에칭을 없애고, 기판으로부터의 이원소 확산을 억제하고, 또한 가능한 한 평탄성을 향상시키는 것은 목적으로 한다.
또한, 본 발명은 외부로부터의 가동이온의 침입을 방지하고, 또한, 양극산화막으로 덮인 알루미늄 배선에의 콘택트의 형성을 용이하게 하는 TFT의 구조 및 그 제작방법을 제공하는 것이다. 또한 게이트 절연막의 파괴를 방지하여, 신뢰성을 향상시키는 것을 과제로 한다.
본 발명의 절연게이트형 반도체장치는, 절연기판상에 적어도 반도체층, 절연막층 및 알루미늄, 크롬, 티탄, 탄탈, 실리콘, 규소가 0.5%∼3% 첨가된 알루미늄중의 어느 하나, 혹은 이들의 합금 또는 이들의 다층구조로 이루어지는 게이트전극을 갖는 절연게이트형 전계효과 트랜지스터가 있어서, 절연막층은 산화알루미늄층, 산화규소층, 질화규소층, 산화알루미늄층과 질화규소층의 2층, 산화알루미늄층과 산화규소층의 2층, 질화규소층과 산화규소층의 2층, 인유리층과 산화규소층의 2층, 또는 산화알루미늄층과 산화규소층과 질화규소층의 3층으로 이루어진다.
본 발명의 절연게이트형 반도체장치를 제작하는 방법은, 예를 들어 절연기판상에 반도체영역을 형성하는 공정과, 상기 반도체영역상에 산화알루미늄층, 산화규소층, 질화규소층, 산화알루미늄층과 질화규소층의 2층, 산화알루미늄층과 산화규소층의 2층, 질화규소층과 산화규소층의 2층, 인유리층과 산화규소층의 2층 또는 산화알루미늄층과 산화규소층과 질화규소층의 3층으로 이루어지는 절연막층을, 질화규소층을 가장 위로하여 형성하는 공정과, 상기 질화규소층상에 알루미늄, 크롬, 티탄, 실리콘, 규소가 0.5∼3% 첨가된 알루미늄중 어느 하나, 혹은 이들의 합금 또는 이들의 다층구조를 주체로 하는 금속피막을 형성하는 공정과, 상기 금속피막에 전해용액중에서 전류를 통하여, 그의 표면에 산화물층을 형성하는 공정을 갖는다.
본 발명의 일 특징은, 알루미늄 게이트전극과 게이트 절연막의 사이에 질화규소막을 개재시키는 것이다. 질화규소의 조성은 실리콘을 1로 한 때, 질소의 비율은 바람직하게는 1∼4/3, 보다 바람직하게는 1.2∼4/3의 사이, 더욱 바람직하게는 1.25∼4/3의 사이이다. 물론, 질소와 실리콘 이외에 수소나 산소가 첨가되어 있어도 좋다.
이 질화규소피막은 나트륨 등의 가동이온을 블로킹하는 효과가 있기 때문에, 게이트전극, 그밖의 것으로부터 채널영역에 가동이온이 침입하는 것을 방지하는 효과를 가질 뿐만 아니라, 통상의 게이트 절연막인 산화규소막에 비하여, 도전성이 좋기 때문에 게이트전극과, 그 밑의 반도체 영역(채널영역)과의 사이에 과도한 전압이 걸리지 않아 게이트 절연막의 파괴가 방지된다는 특성도 가진다.
따라서, 반도체영역과 게이트 절연막을 형성하고, 그후에 상기 질화규소막을 형성하고, 그후에 게이트전극을 형성하기 위한 알루미늄 전극을 형성한다. 알루미늄 전극을 양극산화하고 있는 동안에는 이 질화규소막은 기판 전면(全面)에 걸쳐 일체로 존재하고 있으면 기판 전면에 걸쳐 양극전위가 거의 일정하게 유지되기 때문에 바람직하다.
본 발명의 다른 특징은, 알루미늄에 의해 나중에 그 표면이 양극산화되는 게이트전극과 그로부터 연장하는 배선에 있어서 콘택트를 형성할 필요가 있는 부분을, 알루미늄과는 다른 재료로 이루어진, 양극산화에 대하여 마스크 작용을 갖는 재료로 덮어 놓은 것이다. 상기 재료료서는, 크롬, 금, 티탄, 실리콘, 산화인듐, 산화티탄, 산화인듐-티탄, 산화아연등이 적합하다.
이와 같은 재료로 덮인 부분에서는, 양극산화시에 표면에 이들 재료의 산화물이 형성되든가, 혹은 새로운 산화물은 형성되지 않았던가의 어느 하나이다. 예를 들어, 크롬이나 티탄의 경우에는 전자(前者)이고, 금, 산화티탄, 산화인듐등은 후자이다.
양극산화후에 이들 재료만을 선택적으로 에칭하면, 게이트 배선의 금속 알루미늄의 표면이 노출된다. 따라서, 콘택트 홀을 용이하게 형성할 수 있다. 또한, 본 발명은 양극산화를 행하는데 있어서도 적합한 것이다. 즉, 양극산화에 있어서는, 모든 게이트전극·배선이 접속되어, 정(+)의 전위로 유지될 필요가 있었다. 그러나, 실제로 회로로서 사용될 때에는 모든 게이트전극·배선이 일체화되어 있으면 기능하지 않기 때문에, 필요에 따라 배선을 절단하고, 재차 배선을 접속할 필요가 있었다. 이 기술은 전형적으로는 본 발명자 등의 발명인 일본국 특허출원 평 3-348130호에 기술되어 있다.
이를 위해서는, (1) 게이트 배선의 형성, (2) 양극산화후 게이트 배선의 패터닝, (3) 게이트 배선의 재접속이라는 3번의 포토리소그래피 공정이 필요했다. 더구나, (3)의 공정은 상술한 바와 같이 산화알루미늄의 에칭이 곤란한 점에서, 콘택트 홀을 형성하는 것은 용이하지 않았다.
그러나, 본 발명을 이용하면, (1) 게이트 배선의 형성, (2) 양극산화용의 배선의 형성, (3) 게이트 배선의 재접속으로 역시 3번의 포토리소그래피 공정으로 처리된다. 여기서 양극산화용의 배선이란, 각 TFT의 게이트전극에 양극산화를 위한 전류만을 공급하기 위한 배선이고, 이것은 앞서의 재료에 의해 형성되고, 그의 에칭은 선택적으로 행할 수 있기 때문에, 포토리소그래피 공정은 불필요하다. 더욱이, 이 양극산화용의 배선을 제거한 후에는 게이트 배선을 접속하기 위한 배선을 형성하는 것도 용이하다.
본 발명의 또 다른 특징은, 오버에칭을 방지하기 위해, 기판상에 에칭 스톱퍼층으로서 산화알루미늄 혹은 질화규소층을 설치하는 점을 특징으로 한다. 이와같은 산화알루미늄 혹은 질화규소층으로서는, 기판위와 기초의 산화규소층과의 사이에 설치해도 좋고, 게이트 산화막과 게이트전극의 사이에 설치해도 좋다. 이 경우, TFT의 전극형성전에는 층간절연물이 에칭되지만, 그것은 상기 산화알루미늄층 또는 질화규소층에서 멈추게 된다. 즉, 본 발명에 의하면, 기판의 모든 부분에서 에칭이 균등하게 이루어진다는 특성을 가진다. 물론, 콘택트홀을 갖지 않기 때문에 접속불량등이 발생할 확률도 저하한다. 이것을 제 10도를 이용하여 설명한다.
제 10도에는 본 발명의 전형적인 예를 나타낸다. 이 예에서는, 본 발명의 산화알루미늄 혹은 질화규소막을 게이트 절연막과 게이트전극 사이에 형성하였다. 이 경우, 질화규소의 조성에서, 주성분인 질소와 규소의 비율은 규소 1에 대하여 질소는 1∼4/3가 적당하고, 1.2∼4/3가 보다 바람직하며, 1.25∼1/5가 바람직하다.
또한 본 발명의 산화알루미늄 혹은 질화규소층의 두께는 에칭에 견딜 수 있는 만큼의 두께가 요구되고, 예를 들어, 산화규소의 습식 에칭에 있어서는 산화알루미늄 혹은 질화규소의 에칭은 극히 낮게 억제되지만, RIE 등의 건식 에칭에서는 산화알루미늄 혹은 질화규소의 선택비가 무시될 수 없기 때문에 적당한 두께의 산화알루미늄 혹은 질화규소가 필요하다. 예를 들어 50∼100㎚이다. 그러나, 게이트전극과 게이트 절연막 사이에 산화알루미늄 혹은 질화규소층을 배치하는 제 10도와 같은 경우에는, 너무 두꺼운 산화알루미늄 혹은 질화규소층이 존재하는 것은 TFT의 동작에 장해가 되기 때문에, 적절한 두께가 요구된다. 예를 들어 2∼50㎚가 적당하다.
제 10도에 나타낸 TFT의 구조와 그 제작방법을 간단히 설명한다. 이 도면에서 701은 기판이고, 702는 기판의 이원소(異元素)가 TFT에 확산되지 않도록 형성한 질화규소층 (제1 질화규소층)이고, 703은 TFT의 백리크를 방지하기 위한 기초의 산화규소층이다. 704는 TFT의 반도체영역이고, 그 반도체영역(704)을 형성한 후, 게이트 절연막 (705)과 본 발명의 산화알루미늄 혹은 질화규소층 (제2 산화알루미늄 혹은 질화규소층)(706)을 형성한다, 그후, 제1 금속층으로 배선(707)과 게이트 전극(708)을 형성한다. 이 에서는, 상기 배선, 전극의 주위에는 양극산화법에 의해 산화물이 형성하여, 절연성과 내열성을 강화했지만, 물론 종래와같이 특별히 산화물이 형성되어 있지 않아도 좋다. 그리고 셀프얼라인적으로 반도체영역(704)에 불순물영역을 형성한다.
그후, 중간절연물(709)을 제2배선이 교차하는 부분에만 형성한다. 이때 층간절연물을 산화규소로 형성한 경우에는, 에칭을 행하여도 질화규소층(706)까지 밖에 에칭은 진행되지 않아, 평탄한 구조가 얻어진다. 다음에, 반도체영역(704)의 부분은 산화알루미늄 혹은 질화규소와 그 밑의 게이트 산화막 (산화규소)만을 에칭하여 반도체영역(704)의 표면을 노출시킨다. 이 때에는 게이트 전극은 에칭되지 않는 것이 요구되는데, 예를 들어 알루미늄 전극이라 해도 그 주위에 양극산화막이 설치되어 있는 경우에는 충분한 내식성을 나타냈다.
최후로, 제 2금속층에 의해 금속배선, 전극 (701, 711)을 형성하고, 액정표시장치라면 투명전극 (712)을 형성하면 좋다. 이와 같이 형성된 소자의 단면은 도면에서 명백한 바와 같이, 종래의 방법 (제 12도)에 비교해도 손색이 없을 정도로 평탄하다.
도 1은 본 발명에 의한 반도체장치의 제공정도를 나타내는 단면도.
도 2는 종래예에 의한 반도체장치에 본 발명의 적용된 구조예를 나타내는 도면.
도 3은 본 발명에 의한 반도체장치의 제작공정도를 나타내는 평면도.
도 4는 본 발명에 의한 반도체장치의 제작공정도를 나타내는 단면도.
도 5는 본 발명에 의한 반도체장치의 제작공정도를 나타내는 단면도.
도 6은 본 발명에 의한 반도체장치의 제작공정도를 나타내는 단면도.
도 7은 종래예에 의한 반도체장치에 본 발명이 적용된 구조예를 나타내는 도면.
도 8은 종래예에 의한 반도체장치에 본 발명의 적용된 구조예를 나타내는 도면.
도 9는 종래예에 의한 반도체장치에 본 발명의 적용된 구조예를 나타내는 도면.
도 10은 본 발명에 의한 반도체장치의 단면도.
도 11은 종래의 방법에 의한 반도체장치의 단면도.
도 12는 종래의 방법에 의한 반도체 장치의 단면도.
도 13은 본 발명에 의한 반도체장치의 제작공정도를 나타내는 단면도.
도 14는 본 발명에 의한 반도체장치의 제작공정도를 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명
101: 기판 102: 질화규소막
103: 산화규소막 104, 105: 반도체영역
106: 게이트 산화막 107: 질화규소막
108∼111: 게이트전극, 배선 112, 113: 크롬영역
114∼117: 산화알루미늄막 118: N형 불순물 영역
119: P형 불순물영역 120: 층간절연물
121∼125: 전극·배선
이하에 실시예를 나타내고, 보다 상세하게 본 발명을 설명한다.
[실시예 1]
제 1도에는 본 실시예의 제작공정의 단면도를 나타낸다. 또한, 본 실시에의 상세한 조건은 본 발명자들이 출원한 일본국 특허출원 평 3-237100호와 거의 동일하기 때문에 특별하게 상술하지는 않는다. 먼저, 기판 (101)으로서 니혼덴키가라스사 제품인 N-O 유를 사용하였다. 이 유리는 왜곡온도가 높기는 하지만, 리튬이 많이 함유되어 있고, 또한 나트륨도 상당한 양이 존재한다. 그래서, 기판으로 부터의 가동(可動)이온의 침입을 저지한 목적으로, 플라즈마 CVD법 혹은 감압 CVD 법으로 질화규소막 (102)을 두께 10∼50㎚만큼 형성하였다. 그 우에 아모르퍼스 실리콘피막을 플라즈마 CVD법에 의해 20∼100㎚ 만큼 형성하고, 600℃에서 12∼72시간 질소분위기중에 어닐하여 결정화시켰다. 또한, 이것을 포토리소그래피법과 반응성 이온에칭(RIE)법에 의하여 패터닝하여, 제 1도(A)에 나타낸 바와 같이 셤형상의 본도체영역 (104, 105) (104는 N채널 TFT용이고, 105는 P채널 TFT용임)을 형성하였다.
또한, 산화규소를 타깃으로 하는 산소분위기중에서 스피터법에 의해, 게이트 산화막 (106)을 두께 50∼200㎚만큼 퇴적하였다. 또한 절화규소막 (107)을 플라즈마 CVD법 혹은 두게 2∼20㎚, 바람직하게는 8∼11㎚ 만큼 퇴적하였다.
다음에, 스피터링 혹은 전자비임 증착법에 의해 알루미늄 피막을 형성하여 이것을 혼합산 (5%의 질산을 첨가한 인산용액)에 의해 패터닝하고, 게이트전극·배선 9108∼111)을 형성하였다. 이와 같이하여 TFT의 외형을 정돈하였다. 또한, 그위에 크롬막을 스퍼터 법에 의해 두께 100∼300㎚만큼 형성하고, 제 1도 (A)와 같이 패터닝하여 크롬영역 (112, 113)을 형성하였다. 또한, 전해 용액중에서 게이트전극·배선 (108∼111)에 전류를 통하여, 양극산 화법에 의해 산화알루미늄막(114∼117)을 형성하였다. 이때에는, 크롬으로 덮인 부분의 표면에 산화루미늄은 형성되지 않았다. 양극산화의 조건으로서는, 본 발명자들의 발명자망명인 일본국 특허출원 평 3-237100호에 기술된 방법을 채용하였다. 여기까지의 형상을 제1 도 (B)에서 나타낸다.
다음에, 크롬영역 (112,113)을 에칭하고, 또한 반응선 이온에칭법에 의해 게이트전극, 배선부의 밑에 존재하는 것 이외의 질화규소막 (107)을 제거하였다. 또한, 공지의 이온주입법에 의해, 반도체영역(104)에는 N형 불순물을, 반도체영역 (105)에는 P형 불순물을 주입하여, N형 불순물 영역 (소스, 드레인)(118)과 P형 불순물 영역 (119)을 형성하였다. 이 공정은 CMOS 기술을 사용하였다.
이와 같이 하여, 제 1도(C)에 나타낸 바와 같은 구조가 얻어졌다. 또한, 당연히 이와 같은 이온주입에 의해 불순물이 주입된 부분의 결정성은 현저히 열화하고, 실질적으로 비정질 상태(아모르퍼스 상태, 혹은 그것에 가까운 다결정 상태)가 되어 있다. 그래서, 레이저 어닐에 의해 결정성을 회복시켰다. 이 공정은, 600∼850℃의 열어닐에 의한 것이라도 좋다. 레이저 어닐의 조건은, 예를 들어 일본국 특허출원 평 3-237100호에 기술된 것을 사용하였다.
이와 같이 하여, 소자의 형상을 정돈하였다. 그후는, 통산과 같이, 산화규소의 스피터 성막에 의해 층간절연물(120)을 형성하고, 공지의 포토리소그래피 기술에 의해 전극용 구멍을 형성하고, 반도체영역 혹은 게이트전극·배선의 표면을 노출시키고, 최후로, 제2 금속피막 (알루미늄 혹은 크롬)을 선택적으로 형성하여, 이것을 전극·배선 (121∼125)으로 하였다. 여기서, 제1 금속배선 (108,11)은 제2 금속배선(121125)과 각각 점 P, Q에서 접속된다. (제 1도 (D))
[실시예 2]
본 발명자들의 발명으로 일본국에서 1992년 2월 25일 출원한 「박막현상의 절연게이트형 반도체장치 및 그 제작방법」이라는 명칭의 일본국 특허출원 평 4-73313호 내지 평 4-73315에 기술된 2층의 채널을 갖는 TFT에 대해 본 발명을 적용한 예를 제 2도에 나타낸다.
즉, 제 2도에서, 201은 N채널, 202는 P채널 TFT이고, 그의 채널영역의 제1 층 (208, 210)은 모두 실질적으로 아모르퍼스 실리콘으로 이루어져 있다. 그의 두께는 20∼200㎚ 이었다.
또한 207, 209는 실질적으로 다결정 혹은 세미아모르퍼스 상태의 실리콘으로, 그의 두께는 20∼200㎚이다. 또한, 204, 206은 산화규소로 이루어진 게이트 절연막이고, 두께는 50∼300㎚이다. 그리고, 203, 205는 실시에 1과 동일하게 형성된 두께 2∼20㎚
의 질화규소막이다. 이들의 구조에 대해서는, 상기특허출원 혹은 실시예 1의 기술에 의거하여 제작되었다.
[실시예 3]
본 발명을 이용하여, 양극산화와 그후의 배선을 형성하는 예를 제 3도에 나타낸다. 먼저, 기판 (301)상에 실시예 1과 같이 섬형상의 반도체영역 (302)을 복수형성하고, 게이트 절연막 및 필요에 따라서는 본 발명의 질화규소막을 형성한 후, 알루미늄으로 게이트전극, 배선 (303)을 패터닝하였다. (제 3도 (A))
다음에, 양극산화용의 배선 (304)을 크롬에 의해 형성하여, 게이트 전극·배선간을 접속하였다. 크롬막의 조건은 실시예 1과 동일하게 하였다. (제 3도 (B))
그리고, 실시예 1과 동일한 조건으로 크롬배선 (304)을 정(+) 전위로 유지하여 양극산화를 행하여, 양극산화막 (305)을 게이트전극·배선의 표면에 형성하였다. (제3도(C))
다음에, 크롬배선을 실시예 1과 동일한 조건으로 제거하여, 게이트 배선의 표면(306)에 노출시켰다. (제 3도 (D))
불순물 도프, 층간절연물의 형성, 콘택트 홀의 형성을 실시예 1과 동일하게 행한 후, 제2금속배선 (307)을 알루미늄에 의해 형성하였다. 이때에는, 게이트 배선과 제2금속배선 (307)은 도면의 308에서 접속된다. (제3도 (E))
[실시예 4]
제 4도에는 본 실시에의 제작공정의 단면도를 나타낸다. 본 실시예의 상세한 조건은, 본 발명자들이 출원한 일본국 특허출원 평 4-30220호 혹은 평 4-38637호와 거의 동일하기 때문에, 특별하게는 상술하지 않는다. 먼저, 기판 (1)으로서 니혼덴키가라스사 제품인 N-O유리를 사용하였다. 이 유리는 왜곡온도가 높지만, 리튬이 많이 함유되어 있고, 또한 나트륨도 상당한 양이 존재한다. 그래서, 기판으로부터의 이들 기동이온의 침입을 방지할 목적으로, 플라즈마 CVD법에 의해 20∼100㎚ 만큼 형성하고, 600℃에서 12∼72시간, 질소분위기중에서 어닐하여 결정화시켰다. 또한, 이것을 포토리소그래피법과 반응성 이온에칭(REI)법에 의해 패터닝하여 제 4도(A)에 나타낸 바와 같이 섬형상의 반도체영역(4,5)(4는 N채널 TFT용이고, 5는 P 채널 TFT용임)을 형성하였다.
이어서, 산화규소를 타깃으로 하는 산소분위기중에서 스퍼터법에 의해 게이트 산화막 (6)을 두께 50∼200㎚만큼 퇴적하였다. 또한, 질화규소막 (7)을 플라즈마 CVD법 혹은 감압 CVD 법에 의해, 두께 2∼20㎚, 바람직하게는 8∼11㎚ 만큼 퇴적하였다.
다음에, 스퍼터법 혹은 전자비임 증착법에 의해 알루미늄 피막을 형성하고, 이것을 혼합산 (5%의 질산을 첨가한 인산용액)에 의해 패터닝하여, 게이트전극·배선(8∼11)을 형성하였다. 이와 같이 하여,TFT의 외형을 정돈하였다.
이어서, 전해용액중에서 게이트전극·배선 (8∼11)에 전류를 통하고, 양극산 화법에 의해 산화알루미늄막 (12∼15)을 형성하였다. 양극산화의 조건으로서는, 본 발명자의 발명인 일본국 특허출원 평 4-30220호에 기술된 방법을 채용하였다. 여기까지의 형상을 제4도 (B)에 나타낸다.
다음에, 공지의 이온주입법에 의해, 반도체 영역 (4)에는 N 형 불순물을, 반도체영역 (5)에는 P형 불순물을 주입하여, N형 불순물영역 (소스, 드레인) (16)과 P형 불순물영역 (17)을 형성하였다. 이 공정은 공지의 COMS 기술을 사용하였다. 또한, 반응성 이온에칭법에 의해 게이트전극·배선부 밑에 존재하는 것 이외에 질화규소막 (7)을 제거하였다. 이 공정은 습식 에칭으로 대체될 수도 있다. 이때에는, 양극산화막인 산화알루미늄과 질화규소의 에칭속도의 차이를 이용하여, 산화알루미늄을 마스크로하여 셀프얼라인적으로 에칭할 수 있다. 이와 같이 하여, 제 4도 (D)에 나타낸 바와 같은 구조가 얻어졌다. 또한, 당연히 앞서의 이온주입에 의해 불순물이 주입된 부분의 결정성은 현저히 열화하여, 실질적으로 비결정상태 (아모르퍼스 상태, 혹은 그것에 가까운 다결정 상태)가 되어 있다. 그래서, 레이저 어닐에 의해 결정성을 회복시켰다. 이 공정은 600∼850℃의 열어닐에 의한 것이라도 좋다. 레이저 어닐의 조건은, 예를 들어 일본국 특허출원 평 4-30220호에 기술된 것을 사용하였다. 레이저 어닐후에는, 250∼450℃의 수소 분위기 (1∼700torr, 바람직하게는 500∼700torr)에서 30분 ∼3시간 어닐을 행하여, 반도체영역에 수소를 첨가하여 격자결함(댕글링(dangling) 결합 등)을 줄였다.
이렇게하여 소자의 형상을 정돈하였다. 그후는, 통산과 같이, 산화규소의 스퍼터 성막에 의해 층간절연물 (18)을 형성하고, 공지의 포토리소그래피 기술에 의해 전극용 구멍을 형성하고, 반도체영역 혹은 게이트전극·배선의 표면을 노출시키고, 최후로, 제2금속피막 (알루미늄 혹은 크롬)을 선택적으로 형성하고, 이것을 전극·배선(19∼21)으로 하였다. 여기서, 제1 금속배선(8, 11) 상을 제2 금속배선 (19, 21)이 횡단한다. 이상과 같이하여, NTFT(22)와 PTFT(23)을 형성할 수 있었다.
[실시예 5]
제 5도에는 본 실시예의 제작공정 단면도를 나타낸다. 본 실시예의 상세한 조건은 본 발명자들이 출원한 일본국 특허 평 4-30220호와 거의 동일하기 때문에, 특별히 상술하지 않는다. 먼저 기판 (401)으로서 니혼덴키가라스사의 제품인 N-O 유리를 사용하여, 플라즈마 CVD 법 혹은 감압 CVD 법으로 질화규소막 (402)을 두께 10∼50㎚만큼 형성하였다. 또한, 기초의 산화규소막 (403)을 두께 100∼800㎚만큼 스퍼터법에 의해 형성하고, 600℃에서 12∼72시간 질소분위기중에서 어닐하여 결정화시켰다. 또한, 이것을 패터닝하여 제 5도 (A)에 나타낸 바와 같이 섬형상의 반도체영역 (404, 405)(404는 N채널 TFT 용이고, 405는 P 채널 TFT용임)을 형성하였다.
또한, 스퍼터법에 의해, 게이트 산화막 (406)을 두께 50∼200㎚만큼 퇴적하였다. 또한, 질화규소막 (407)을 플라즈마 CVD 법 혹은 감압 CVD 법에 의해 두께 2∼200㎚, 바람직하게는 8∼11㎚만큼 퇴적하였다.
다음에, 스퍼터링법 혹은 전자비임 증착법에 의해 알루미늄피막을 형성하고, 이것을 패터닝하여, 게이트전극·배선 (408∼411)을 형성하였다. 이렇게 하여, 제 5도 (A)와 같이 TFT의 외형을 정돈하였다.
또한, 전해용액중에서 게이트전극·배선 (408∼411)에 전류를 통하고, 양극산화법에 의해 산화알루미늄막 (412∼415)을 형성하였다. 양극산화의 조건으로서는 본 발명자들의 발명인 일본국 특허출원 평 3-30220호에 기술된 방법을 채용하였다. 여기까지의 형상을 제 5도 (B)에 나타낸다.
다음에, 제 5도 (C)에 나타낸 바와 같이, 반응성 이온에칭법에 의해 게이트 전극·배선부 밑에 존재하는 것 이외의 질화규소막 (407) 및 게이트 산화막 (406)을 제거하여, 반도체영역 (404, 405)을 노출시켰다. 이 고정은 습식 에칭으로 대신할 수도 있다. 그때에는, 양극산화막인 산화알루미늄과 질화규소, 산화규소의 애칭속도의 차이를 이용하여 산화알루미늄을 마스크로 하여 셀프얼라인 (자기정합)적으로 에칭할 수 있다. 또한, 본 발명자들의 발병인 레이저 도핑기술 (일본국 특허출원 평 3-283981호)에 의해, 반도체영역 (404)에는 N형의 불순물을, 반도체 영역 (405)에는 P형의 불순물을 도핑하여, N 형 불순물 영역 (소스, 드레인) (416)과 P형 불순물영역 (417)을 형성하였다. 이 공정은 일본국 특허출원 평 3-283981 호에 기술 된 바와 같이 CMOS 기술을 사용하였다.
이와 같이 하여, 제 5도(D)에 나타낸 바와 같은 구조가 얻어졌다. 또한, 레이저 도핑법에서는 불순물의 주입과 어닐이 동시에 행해지기 때문에, 실시예 4와 같은 레이저 어닐이나 열어닐의 공정은 불필요하다. 레이저 도핑후에는 250∼450℃의 수소분위기 (1∼700 torr, 바람직 하게는 500∼700 torr)에서 30분∼3시간 어닐을 행하여, 반도체영역에 수소를 첨가하고, 격자결함 (댕글링 결함등)을 줄였다.
이와 같이 하여, 소자의 형상을 정돈하였다. 그후에는, 통상과 같이 산화규소의 스퍼터 성막에 의해 층간절연물 (418)을 형성하고, 공지의 포토리소그래피기술에 의해 전극용 구멍을 형성하고, 반도체영역 혹은 게이트전극, 배선의 표면을 노출시키고, 최후로, 제2 금속피막(알루미늄 혹은 크롬)을 선택적으로 형성하고 이것을 전극·배선 (419∼421)으로 하였다. 이상과 같이 하여, NTFT (422)와 PTFT (423)을 형성할 수 있었다.
[실시예 6]
제 6도에는 본 실시의 제작공정의 단면도를 나타낸다. 본 실시예의 상세한 조건은, 본 발명자들이 출원한 일본국 특허출원 평 4-30220호와 거의 동일하기 때문에, 특별하게 상술하지 않는다. 먼저, 기판 (501)으로서 니혼덴키가라스사 제품인 N-O 유리를 사용하여, 플라즈마 CVD 혹은 감압 CVD 법으로 질화규소막 (502)을 두게 10∼50㎚ 만큼 형성하였다. 또한, 기초의 산화규소막 (503)을 두께 100∼800㎚ 만큼 스퍼터법에 의해 형성하였다. 그 위에 아모르퍼스 실리콘 피막을 플라즈마 CVD 법에 의해 20∼100㎚ 만큼 형성하고, 600℃에서 12∼72시간 질소 분위기중에 어닐하여 결정화시켰다. 또한, 이것을 패터닝하여, 제 6도 (A)에 나타낸 바와 같이 섬형상의 반도체 영역 (504, 505) (504는 N채널 TFT용이고, 505는 P채널 TFT용임)을 형성하였다.
이어서, 스퍼터법에 의해 게이트 산화막 (506)을 두께 50∼200㎚만큼 퇴적하였다. 또한, 질화규소막 (507)을 플라즈마 CVD법 혹은 감압 CVD법에 의해 두께 2∼20㎚, 바람직하게는 8∼11㎚만큼 퇴적하였다.
다음에, 스퍼터링법 혹은 전자비임을 증착법에 의해 알루미늄 피막을 형성하고, 이것을 패터닝하여, 게이트전극·배선 (508∼511)에 전류를 통하여, 양극산화법에 의해 산화알루미늄막 (512∼515)을 형성하였다. 양극산화의 조건으로서는, 본 발명자들의 발명인 일본국 특허출원 평 4-30220호에 기술된 방법을 채용하였다. 여기까지의 형상을 제6도 (B)로 나타낸다.
다음에, 공지의 플라즈마 이온도핑법에 의해, 반도체영역 (504)에는 N형의 불순물을, 반도체영역 (505)에는 P형의 불순물을 주입하여, N형의 불순물영역 (소스, 드레인)(516)과 P형 불순물영역(517)을 형성하였다. 이 공정은 공지의 CMOS 기술을 사용하였다. 플라즈마에서는, 불순물원소 이외에 소스가스의 희석제로서 이용되고 있는 수소도 이온화하여, 반도체영역중에 주입되었다. 이 공정은 공지의 이온 주입법에 의해서도 행해지지만, 후술하는 이유에의해 수소이온도 별도로 주입하는 것이 요구된다.
이와 같이 하여, 제 6도(D)에 나타낸 바와 같은 구조가 얻어졌다. 또한, 당연히 앞서의 이온주입에 의해 불순물이 주입된 부분의 결정성은 현저히 열화(劣化)하여, 실질적으로 비결정 상태 (아모르퍼스 상태, 혹은 그것에 가까운 다결정 상태)가 되어 있다. 그래서, 레이저 어닐에 의해 결정성을 회복시켰다. 이 공정은 600∼850℃의 열어닐에 의한 것이라도 좋다. 레이저 어닐의 조건은, 예를 들어 일본국 특허출원 평 4-30220호에 기술 된 것을 사용하였다. 단, 질화규소막 (507)은, 파장 250㎚이하의 단파장 자외선을 투과시키지 않기 때문에, XeCl 레이저 (파장:308㎚)나 XeF 레이저 (파장:351 ㎚)를 사용하였다.
레이저 어닐후에는, 250∼450℃의 수소분위기 (1∼700 torr, 바람직하게는 500∼700torr)에서 30분∼3시간 어닐을 행하여, 반도체중 격자결함 (댕글링 결합등)을 줄였다. 실제로는, 질화규소막 (507)이 존재하기 때문에, 반도체영역의 안과 밖에서는 수소의 주고받음은 거의 없다. 따라서, 얘를 들어 플라즈마 도핑법에서는 수소원자도 다량으로 반도체영역중에 주입되지만, 이온주입법에서는, 별도로 수소이온 주입공정을 필요로 한다. 또한, 플라즈마 도핑법에서도 수소의 양이 불충분하면, 별도로 수소를 도핑해야 한다.
이와 같이 하여, 소자의 형상을 정돈하였다. 그후에는, 통상과 같이, 산화규소의 스퍼터 성막에 의해 층간절연물 (518)을 형성하고, 공지의 포토리소그래피기술에 의해 전극용 구멍을 형성하여, 반도체영역 혹은 게이트전극·배선의 표면을 노출시키고, 최후로, 제2 금속피막 (알루미늄 혹으 크롬을 선택적으로 형성하여, 이것은 전극·배선9519∼521)으로 하였다. 이상과같이하여, NTFT(522)와 PTFT(523)를 형성할 수 있었다.
[실시예 7]
본 발명자들의 발명으로 일본국에서 1992년 2월 25일 출원한 「박막형상의 절연게이트형 반도체장치 및 그 제작방법」이라는 명칭의 일본국 특허출원 평 4-73313 호 내지 평 4-73315 호)에 기술된 2층의 채널을 갖는 TFT에 대하여 본 발명을 적용한 예를 제 7도에 나타낸다.
즉, 제 7도, 제 8도, 제 9도에서 621, 611, 601 은 N 채널 TFT이고, 622, 612, 602는 P채널 TFT이고, 그 각 도면에서 채널영역의 제1 층 (628, 630, 618, 620, 608, 610)은 모두 실질적으로 아모르퍼스 실리콘으로 이루어져 있다. 그의 두께는 20∼200㎚이었다.
또한, 627, 629, 617, 607, 609는 실질적으로 다결정 혹은 세미아모르퍼스 상태의 실리콘으로, 그의 두께는 20∼200㎚이다. 또한 624, 626, 614, 616, 604, 606은 산화규소로 이루저진 게이트 절연막이고, 두께는 50∼300㎚이다. 그리고 623, 613, 615, 603, 605는 실시 4∼6과 동일하게 형성된 두께 2∼20㎚의 질화규소막이다. 이들 구조에 대해서는, 상기한 특허출원 혹은 실시예 4의 기술에 의거 제작되었다.
[실시예 8]
제 13도에는 본 실시예의 제작공정의 단면도를 나타낸다. 먼저, 기판 (1001)으로서 니혼텐키가라스사의 제품인 N-O 유리를 사용하였다. 이 유리는 왜곡온도가 높지만, 리튬이 많이 함유되어 있고, 또한 나트륨도 상당한 양이 존재한다. 그래서, 기판으로부터 이들 가동이온의 침입을 방지할 목적으로 또한 오버에칭을 방지할 목적으로 유기 금속 CVD 법으로 산화알루미늄막 (1002)을 두게 10∼50㎚ 만큼 형성한다. 또한, 기초의 산화규소막(1003)을 두께 100∼800㎚만큼 스퍼터법에 의해 형성하였다. 그 위에 아모르퍼스 실리콘 피막을 플라즈마 CVD 법에 의해 20∼100㎚만큼 형성하고, 600℃에서 12∼72시간 질소분위기중에서 어닐하여 결정화시켰다. 또한, 이것을 포토리소그래피법과 반응성 이온에칭 (REI)법에 의해 패터닝하여, 섬형상의 반도체영역(1004)을 형성하였다.
이어서, 산화규소를 타깃으로 하는 산소분위기중에서 스퍼터법에 의해, 게이트 산화막 (1007)을 두께 50∼200㎚만큼 퇴적하였다. 또한, 감압CVD 법에 의해 인이 도프된 다결정 실리콘 피막을 형성하고, 이것을 패터닝하여, 배선 (1008), 게이트전극 (1009)을 형성하였다. 이와 같이 하여, TFT의 외형을 정돈하였다.
다음에, 공지의 이온주입법에 의해, 반도체영역 (1004)에 N형의 불순물을 주입하여, N형 불순물 영역 (소스, 드레인)(1005, 1006)을 형성하였다. 이와 같이 제 13도 (A)에 나타낸 바와 같은 구조가 얻어졌다. 또한, 당연히 앞어의 이온주입에 의해 불순물이 주입된 부분의 결정성은 현저하게 열화하여, 실질적으로 비결정상태 (아무르퍼스 상태, 혹은 그것에 가까운 다결정 상택)가 되어 있다. 그래서, 레이저 어닐에 의해 결정성을 회복시켰다. 이 공정은 600∼850℃의 열어닐에 의한 것이라도 좋다. 래이저 어닐의 조건은, 예를 들어 일본국 특허출원 평 4-30220호에 기술 된 것을 사용하였다. 레이저 어닐 후에는 250∼450℃의 수소분위기(1∼700 torr, 바람직하게는 500∼700 torr)에서 30분∼3시간 어닐을 행하여, 반도체영역에 수소를 첨가하여, 격가결함 (댕글링 결합등)을 줄였다.
이와 같이 하여, 소자의 형상을 정돈하였다. 그후, 산화규소의 스퍼터 성막에 의해 층간절연물(1010)을 형성하고, 배선이 교차하는 부분에는 포토레지스트에 의해 마스크 (1011)을 형성하였다. 이 모양을 제 13도 (B)에 나타낸다.
그리고, 이 마스크 (1011)를 이용하여, 얘를 들어 불산에서 습식 에칭을 행하여, 층간절연물 (1010)과 게이트 절연막 (1007)을 에칭하였다. 그러나, 산화알루미늄막 (1002)이 배리어 (장벽)가 되어, 기판은 에칭되지 않고, 또한 실리콘은 에칭되지 않기 때문에, 게이트전극 (1009)가 반도체영역 (1004)는 그대로이다. 단지, 반도체영역의 불순물영역은 그 표면이 노출된다. 이 모양을 제 13도 (C)에 나타낸다.
이어서, 알루미늄 혹은 크롬의 피막을 형성하고, 이것을 패터닝하여 배선·전극 (1012, 1013)을 형성한다. 이때에는, 반도체의 불순물 영역은 노출되어 있기 때문에 일부러 콘택트를 설치할 필요는 없다. 또한, ITO에 의해 투명전극 (1014)을 형성하였다. 이와 같이하여 장치를 완성시켰다.
[실시예 9]
제 14도에는 본 실시예의 제작공정의 단면도를 나타낸다. 기판 (1101)으로 니혼덴키가라스사 제품인 N-0 유리를 사용하고, 플라즈마 CVD법 혹은 감압 CVD법으로 질화규소막 (1102)을 두께 10∼50㎚ 만큼 형성하였다. 또한, 기초의 산화규소막 (1103)을 두께 100∼800㎚만큼 스퍼터 법에 의해 형성하였다. 그 위에 아모르퍼스 실리콘 피막을 CVD법에 의해 20∼100㎚만큼 형성하고, 600℃애서 12∼72시간 질소분위기중에 어닐하여 결정화 시켰다. 또한, 이것을 패터닝하여, 섬형상의 반도체영역 (1104)을 형성하였다.
이어서, 스퍼터법에 의해, 산화규소의 게이트절연막 (110)을 두께 50∼200㎚만큼 퇴적하였다, 또한 질화규소막 (1106)을 플라즈마 CVD법 혹은 감압 CVD법에 의해 두께 2∼20㎚, 바람직하게는 8∼11㎚만큼 퇴적하였다.
다음에, 스퍼터법 혹은 전자비임 증착법에 의해 알루미늄 피막을 형성하고, 이것을 패터닝하여, 게이트전극·배선 (1107∼1109)을 형성하였다. 또한, 전해용액중에서 게이트전극·배선 (1107∼1109)에 전류를 통하고, 양극산화법에 의해 산화알루미늄막 (1110∼1112)을 형성하였다. 양극산화의 조건으로서는, 본 발명자들의 발명인 일본국 특허출원 평 3-30220호에 기술된 방법을 채용하였다. 또한, 본 발명자들의 발명인 레이저 도핑기술 (일본국 특허출원 평 3-283981호)에 의해, 반도체영역 (1104)에 N 형의 불순물을 도핑하여, N형의 불순물 영역 (소스, 드레인)을 형성하였다. 또한, 레이저 도핑법에서는 불순물 주입과 어닐이 동시에 일어나기 때문에, 실시 예8과 같은 레이저 어닐이나 열어닐 공정은 불필요하다. 레이저 도핑후에는 250∼450℃의 수소분위기 )(1∼700 torr, 바람직하게는 500∼700 torr)에서 30분 ∼3시간 어닐을 행하여, 반도체영역에 수소를 첨가하여 격자결함 (댕글링 결합 등)을 줄였다. 여기까지의 모양을 제 14도 (A)에 나타낸다.
다음에, 제 14도 (B)에 나타낸 바와 같이, 배선이 교차하는 부분에만 산화규소의 층간절연물 (1113)을 형성하였다. 다른 부분의 층간절연물은 실시예 8의 경우와 동일하게 불산에 의해 에칭되지만, 양극산화물 (1110∼1112)과 질화규소막 (1106)에 의해 게이트전극·배선(11107∼11109)이나 기초의 산화막 1103)은 에칭되지 않았다.
이어서, 전면에 포토레지스트 (1114)를 도포하고, 반도체영역 (1104)의 부분 (1115)만을 노출시켜, 그 부분의 질화규소막과 산화규소막을 제거하였다. 그러나, 이 때에도 양극산화물의 에칭속도가 느리기 때문에 게이트전극 (1108)에는 변화가 없었다. 이와 같이 하여, 제 14도 (C)에 나타낸 바와 같이 반도체영역의 표면을 노출시켰다.
다시 전면을 포토레지스티 (1116)으로 피복하고, 게이트 배선의 적당한 부분 (1117)만을 노출시켜, RIE에 의해 양극산화물을 제거하여 전극형성부분을 설치하였다. 이 모양을 제 14도 (D)에서 나타낸다.
최후로, 알루미늄 등의 금속피막을 형성하고, 이것을 패터닝하여 전극·배선 (1118, 1119)을 형성하였다. 이 배선은 (1118)은 TFT의 반도체영역과 접촉하고, 또한 배선 (1119)은 TFT의 반도체영역과 게이트 배선 (1109)과 접촉한다. 이 모양을 제 14도 (E)에 나타낸다.
이상과 같이, 게이트전극과 게이트 절연막의 사이에 질화규소막을 형성하는 것에 의해, 가동이온의 침입을 방지하고, 또한 게이트전극의 양극산화시의 게이트 절연막의 파괴를 방지할 수 있었다.
또한, 게이트전극·배선에 밀착하여, 양극산화에 대하여 마스크가 되는 도전성의 피막을 선택적으로 설치하여 양극산화를 행하고, 양극산화 종료 후에 그것을 제거하는 것에 의해, 양극산화를 행하고, 양극산화의 종료 후에 그것을 제거하는 것에 의해, 양극산화후의 게이트 배선에의 콘택트의 형성을 용이하게 할 수 있었다. 또한, 이 기술을 양극산화에 잘 적용하는 것에 의애, 그 후의 배선접속공정을 간략화할 수 있었다.
또한, 질화규소 혹은 산화알루미늄의 배리어 (장벽)층을 형성하는 것에 의해, 오버에칭을 방지하고, 소자의 제조효율을 향상시킬 수 있었다. 또한, 소자의 평탄화에 기여하고, 접속불량을 줄일 수 있었다.
Claims (13)
- 기판의 절연표면상에 형성되고 결정성 규소로 된 반도체층과, 상기 반도체층내에 형성된 채널영역과, 상기채널영역을 사이에 두고 상기 반도체층내에 형성된 소스영역 및 드레인영역과, 상기 채널영역상에 형성되고 산화규소로 된 제1 절연막과, 상기 제1 절연막상에 형성된 제2 절연막, 및 상기 제2 절연막 및 제 2절연막을 사이에 두고 상기 채널영역위에 형성된 게이트전극을 포함하는 절연게이트형 박막트랜지스터에 있어서, 상기 제2 절연막이, 질화규소와 산화알루미늄으로 이루어진 군으로부터 선택된 재료로 이루어진 것을 특성으로 하는 절연게이트형 박막트랜지스터.
- 제 1항에 있어서, 상기 제2 절연막의 상기 재료가 질화규소인 절연게이트형 박막드랜지스터.
- 제 1항에 있어서, 상기 게이트전극이 양극산화가능한 재료로 이루어지고, 그의 적어도 측면들에서, 상기 양극산화가능한 재료의 산화물로 된 절연막으로 덮혀 있는 절연게이트형 박막트랜지스터.
- 제 1항에 있어서, 상기 게이트전극이 알루미늄으로 이루어진 절연게이트형 박막트랜지스터.
- 기판의 절연표면상에 형성되고 결정성 규소로 된 반도체층과, 상기 반도체층내에 형성된 채널영역과, 상기 채널영역을 사이에 두고 상기 반도체증내에 형성된 소스 영역 및 드레인 영역과, 상기 채널영역을 사이에 두고 상기 반도체층내에 형성된 소스영역 및 드레인영역과, 상기 채널 영역상에 형성되고 산화규소로 된 제1 절연막과, 상기 제1 절연막상에 형성된 제 2절연막, 및 상기 제 1절연막을 사이에 두고 상기 채널영역 위에 형성된 게이트전극을 포함하는 절연게이트형 박막트랜지스터에 있어서, 상기 제2 절연막이, 질화규소와 산화알루미늄으로 이루어진 군으로부터 선택된 재료로 이루어지고, 또한 상기 제2절연막이 상기 게이트 전극의 측부 가장자리들을 넘어 연장하지만 상기 소스영역 및 드레인영역의 주 표면을 덮지 않는 것을 특징으로 하는 절연게이트형 박막트랜지스터.
- 제 5항에 있어, 상기 제2 절연막의 상기재료가 질화규소인 절연게이트형 박막트랜지스터.
- 기판의 절연표면상에 형성되고 결정성 규소로 된 반도체층과, 상기 반도체층내에 형성된 채널영역과, 상기 채널영역을 사이에 두고 상기 반도체층내에 형성된 소스영역 및 드레인영역과, 상기 채널영역상에 형성되고 산화규소로 된 제1 절연막과 상기 제1 절연막상에 형성된 제2 절연막, 상기 제1절연막 및 제2 절연막을 사이에 두고 상기 채널영역 위에 형성된 게이트전극을 포함하는 절연게이트형 박막트랜지스터에 있어서,상기 제2절연막이, 질화규소와 산화알루미늄으로 이루어진 군으로부터 선택된 재료로 이루어지고, 상기 제1절연막 및 제2절연막이 상기 게이트전극의 측부 가장자리들을 넘어 연장하지만 상기 소스영역 및 드레인영역의 주 표면을 덮지 않는 것을 특징으로 하는 절연게이트형 박막트랜지스터.
- 제 7항에 있어서, 사기 제 2절연막의 상기 재료가 질화규소인 절연게이트형 박막트랜지스터.
- 제 7항에 있어서, 상기 제1 절연막 및 제2 절연막이 서로 동일한 범위로 형성된 절연게이트형 박막트랜지스터.
- 기판의 절연표면상에 형성되고, 결정성 규소로 된 반도체층과 상기 반도체층내에 형성된 채널영역과, 상기 채널영역을 사이에 두고 상기 반도체층내에 형성된 소스영역 및 드레인영역과, 상기 채널영역을 사이에 두고 상기 반도체층내에 형성된 소스 영역 및 드레인 영역과, 상기 채널영역상에 형성되고 산화규소로 된 제1 절연막과, 상기 제1 절연막상에 형성된 제2 절연막, 및 상기 제1 절연막 및 제2절연막 사이에 두고 상기 채널영역위에 형성된 게이트전극을 포함하는 절연게이트형 박막트랜지스터에 있어, 상기 제2 절연막이, 질화규소와 산화알루미늄으로 이루어진 군으로부터 선택된 재료로 이루어지고, 상기 제2절연막이 상기 게이트전극의 측부 가장자리들을 넘어 연장하지만 상기 소스영역 및 드레인영역의 주 표면을 덮지 않는 한편, 상기 제1 절연막은 상기 소스영역 및 드레인영역의 주 표면을 덮는 것을 특징으로 하는 절연게이트형 박막트랜지스터.
- 제 10항에 있어서, 상기 제2 절연막의 상기 재료가 질화규소인 절연게이트형 박막트랜지스터.
- 기판의 절연표면상에 형성되고 결정성 규소로 된 반도체층과, 상기 반도체층내에 형성된 채널영역과, 상기 채널영역을 사이에 두고 상기 반도체층내에 형성된 소스영역 및 드레인 영역과, 상기 반도층상에 형성된 게이트 절연막과, 상기 게이트 절연막을 사이에 상기 채널영역위에 형성된 게이트전극을 포함하는 절연게이트형전계효과 트랜지스터에 있어, 상기 게이트 절연막이 산화규소로 된 제1 절연막과 질화규소로 된 제2 절연막을 포함하고, 적어도 상기 제2 절연막이 상기 소스영역 및 드레인영역의 일부를 덮도록 상기 게이트전극의 측부 가장자리들을 넘어 연장하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터.
- 기판의 절연표면상에 형성되고 결정성 규소로 된 반도체층과, 상기 반도체층내에 형성된 채널영역과, 상기 채널영역을 사이에 두고 상기 반도체층 내에 형성된 소스영역 및 드레인 영역과, 사기 반도체층상에 형성된 게이트 절연막과, 상기 게이트 절연막을 사이에 상기 채널영역 위에 형성된 게이트전극을 포함하는 절연게이트형 전계효과 트랜지스터에 있어서, 상기 게이트 절연막이 산화규소로 된 제 1절연막과 질화규소로 된 제2 절연막을 포함하고, 상기 제2 절연막이 상기 소스영역 및 드레인영역의 일부를 덮도록 상기 게이트전극의 측부 가장자리들을 넘어 연장하고, 상기 제1 절연막이 상기 소스영역 및 드레인 영역의 주 표면을 덮는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터.
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102202A JP3071939B2 (ja) | 1992-03-27 | 1992-03-27 | 絶縁ゲイト型半導体装置の作製方法 |
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| JP92-113027 | 1992-04-06 | ||
| JP11302792 | 1992-04-06 | ||
| JP92-124324 | 1992-04-17 | ||
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Related Parent Applications (1)
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|---|---|---|---|
| KR93004800A Division KR0123795B1 (en) | 1992-03-27 | 1993-03-26 | Insulated-gate semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0139322B1 true KR0139322B1 (ko) | 1998-07-15 |
Family
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Family Applications (2)
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|---|---|---|---|
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Family Applications Before (1)
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|---|---|---|---|
| KR97023073A KR0139321B1 (en) | 1992-03-27 | 1997-06-04 | A method of manufacturing a semiconductor device |
Country Status (1)
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- 1997-06-04 KR KR1019970023074A patent/KR0139322B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0139321B1 (en) | 1998-07-15 |
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